L1 é geralmente usado como armazenamento para instruções decodificadas, enquanto L2 é um cache geral para um único núcleo. Quanto mais baixo o cache, menor o tamanho e mais rápido o tamanho geralmente. Como regra geral para processadores de PC:
Cache L1: acesso ao ciclo de 2-3 horas
Cache L2: ~ 10 acessos de ciclo de relógio
Cache L3: ~ 20-30 acesso ao ciclo do relógio
O design do cache L1 deve maximizar a taxa de acertos (a probabilidade do endereço de instrução ou endereço de dados desejado estar no cache), mantendo a latência do cache o mais baixa possível. A Intel usa um cache L1 com uma latência de 3 ciclos. O cache L2 é compartilhado entre um ou mais caches L1 e geralmente é muito, muito maior. Enquanto o cache L1 é projetado para maximizar a taxa de acertos, o cache L2 é projetado para minimizar a penalidade de falha (o atraso ocorrido quando uma falha L1 ocorre). Para chips que possuem caches L3, o objetivo é específico ao design do chip. Para a Intel, os caches L3 apareceram pela primeira vez em sistemas de multiprocessador de 4 vias (processadores Pentium 4 Xeon MP) em 2002. Nesse sentido, os caches L3 reduziram bastante os atrasos em ambientes com vários threads e sobrecarregaram o FSB. No momento,
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