Por que a porta NAND é preferida à porta NOR na indústria?

Li em vários lugares que o portão NAND é preferido sobre o portão NOR na indústria. Os motivos apresentados online dizem:

O NAND possui um atraso menor que o Nor devido ao NAND PMOS (tamanho 2 e em paralelo) quando comparado ao NOR PMOS (tamanho 4 em série).

Segundo meu entendimento, o atraso seria o mesmo. É assim que eu acho que funciona:

Atraso absoluto (Dabs) = t (gh + p)
g = esforço lógico
h = esforço elétrico
p = atraso parasitário
t = unidade de atraso constante da tecnologia

Para NAND e NOR, o portão (gh + p) passa a ser (Cout / 3 + 2). Também t é o mesmo para ambos. Então atraso deve ser o mesmo, certo?

digital-logic delay

— Curioso
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Se a produção de uma porta "NOR" com a mesma capacidade de acionamento exigir o uso de transistores duas vezes maiores, o que isso significa sobre a capacitância da porta desses transistores e como isso afetará a velocidade?

— Supercat

Pelo menos para a família HC, listas de TI idênticos atrasos de propagação para o 74HC00 (NAND) e o 74HC02 (NOR)

— tcrosley

@placeholder Obrigado pelo esclarecimento no seu comentário à minha (agora) resposta excluída. Parece que o OP está se referindo ao design interno dos ICs, e não há preferência para os projetistas de lógica usarem um ou outro, que é o que eu estava me referindo por engano.

— Tcrosley 17/05

@crosley não é um problema, posso sugerir que você esteja equipado para responder ao problema?

— placeholder

Respostas:

1. NAND oferece menos atraso.

Como você estava dizendo, a equação para o atraso é Mas o esforço lógico para NAND é menor que o da NOR. Considere a figura que mostra 2 portas CMOS NAND e NOR de entrada. O número em relação a cada transistor é uma medida de tamanho e, portanto, de capacitância.

D e l a y = t (g h + p)

$Delay = t(gh+p)$

g

$g$

O esforço lógico pode ser calculado como . Que dá $g = C_{in}/3$

$g = 4/3$ $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$

consulte wiki para obter a tabela.

$h=1$ $p=2$

EDIT: Eu tenho mais dois pontos, mas não tenho 100% de certeza sobre o último ponto.

2. NOR ocupa mais área.

Adicionando os tamanhos dos transistores na figura, fica claro que o tamanho da NOR é maior que o da NAND. E essa diferença de tamanho aumentará à medida que o número de entradas for aumentado.

O portão NOR ocupará mais área de silício do que o portão NAND.

3. O NAND usa transistores de tamanhos semelhantes.

Considerando a figura novamente, todos os transistores na porta NAND têm tamanho igual ao da porta NOR. O que reduz o custo de fabricação do portão NAND. Ao considerar portões com mais entradas, os portões NOR requerem transistores de 2 tamanhos diferentes cuja diferença de tamanho é maior quando comparados aos portões NAND.

— nidhin
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Seu terceiro comentário é simplesmente uma atualização do segundo comentário.

— placeholder

@ placeholder Não tenho certeza. Pense desta maneira: Suponha que meu circuito possa ser implementado como 'apenas 2 entradas NAND' ou 'apenas 2 entradas NOR'. Ao projetar a máscara de layout, seria mais fácil se meus transistores tivessem a mesma dimensão. Eu posso fazer a máscara 'copiar e colar' (ou algo assim). Tempo e esforço e, portanto, custo podem ser reduzidos. Corrija-me se estiver errado.

— Nidhin 17/05

Para a 1ª resposta, você disse digitar 2 portas de entrada g (NAND) = 4/3 eg (NOR) = 5/3. Mas h (NAND) = Cout / Cin = Cout / 4 e h (NOR) = Cout / 5. e também P (NAND e NOR) = Cpt / Cinv = 6/3 = 2. Então d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Curioso

Oh, entendi agora. Quando dirigimos um nand com outro h = 1 e da mesma forma nem dirigimos outro nem h = 1. Então sim, o atraso de nand seria 10/3 e para nem será 11/3. Obrigado por uma tonelada :)

— Curioso

Grosso modo, os transistores Nmos permitem o dobro da área atual por canal em comparação aos transistores Pmos. Você pode pensar nisso como se o Nmos tivesse metade da resistência de um Pmos de tamanho igual. Do jeito que a topologia do Cmos Nand é, ela se presta a ter tamanhos de transistores mais iguais, como você pode ver aqui:
insira a descrição da imagem aqui

Se uma das entradas for baixa, uma única resistência Pmos aumenta a saída. Se ambas as entradas forem altas, haverá 2 resistências Nmos (~ = 1 resistência Pmos). Se todos os transistores tiverem o mesmo tamanho mínimo de um nó de tecnologia, essa topologia será ideal porque, se você estiver dirigindo a saída alta ou baixa, a resistência ao terra ou ao Vdd será a mesma.

Por fim, a razão pela qual os transistores de Pmos não são tão bons quanto os de Nmos se deve à menor mobilidade de portadores de orifícios, que são a maioria dos portadores de um PMOS. O portador majoritário do Nmos são elétrons com mobilidade significativamente melhor.

Além disso, não confunda Nand Flash com Nand Cmos. A memória Flash Nand também é mais popular, mas isso por diferentes razões.

— horta
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Eu acho que a resposta seria melhorada se você falar sobre a carga relativa (área do portão) e a transcondutância relativa e, portanto, a velocidade g_m / C.

— placeholder