Por que a ST recomenda capacitores de desacoplamento de 100 nF para um MCU de 72 MHz? (E não 10 nF.)

Eu tenho lido sobre desacoplamento de capacitores e não consigo entender por que a ST recomenda capacitores de desacoplamento de 100 nF em um microcontrolador ARM de 72 MHz.

Normalmente, os capacitores de desacoplamento de 100 nF são eficazes apenas até cerca de 20-40 MHz, devido à ressonância. Eu pensei que 10 nF caps de desacoplamento eram mais adequados, pois a ressonância é mais próxima de 100 MHz.

(Obviamente, isso depende do pacote e de sua indutância, mas esses são apenas valores aproximados do que vi.)

De acordo com a folha de dados do STM32F103, a ST recomenda capacitores de 100 nF no V _DD e 10 nF no VDDA. Por que é que? Eu acho que eu deveria usar 10 nF no V _DD também.

Três coisas que você deve observar:

1) A maioria das recomendações de desvio em folhas de dados e notas de aplicação são bastante aleatórias na minha opinião. Você pode facilmente ser um engenheiro melhor do que a pessoa que escreveu a nota de inscrição :-). Uma folha de dados melhor falaria sobre a baixa impedância que você como designer de placa deve fornecer e com que frequência. Eu escrevi sobre isso aqui .

2) A maior parte da indutância parasitária vem da sua indutância de montagem (pegada e comprimento) e não do capacitor em si. É por isso que você deseja um pacote menor em vez de um valor menor. É também por isso que você deseja aproximar as vias e usar planos de potência / terra intimamente acoplados.

3) É possível que o chip tenha algum desvio como parte do pacote e morra, mas isso deve ser idealmente detalhado na folha de dados antes que você possa tirar proveito dele (voltando ao meu primeiro ponto). Caso contrário (e isso é provável), você pode tentar medir isso sozinho, como mostro aqui .

Você pode usar algo como pdntool.com para selecionar a melhor combinação de capacitores de desvio com base em seus requisitos de impedância e frequência. Esse método funcionou de maneira confiável para muitos projetos nos últimos 15 anos ou mais.

Peço desculpas por inserir aqui minhas postagens no blog, mas é muito mais rápido encontrar as referências de que preciso dessa maneira. Fique à vontade para fazer mais perguntas.

A razão provável, e aqui estou fazendo um palpite - desde que eu não projetei esse chip, é que a ST incorporou alguns desvios de alta qualidade no chip, usando uma área livre na matriz. Essa capacitância é de alta qualidade, ressonância muito alta e indutância muito pequena. O que é comum é usar o gate, bem e até mesmo as capacitâncias da camada de metal, isso reduz os requisitos de capacitor fora do chip, aumentando o provável sucesso do cliente.