Eu acho que tenho sido um pouco ignorante quando se trata de detalhes mais finos do layout de PCB. Ultimamente, tenho lido alguns livros que tentam ao máximo me levar na reta e na estreita. Aqui estão alguns exemplos de um conselho recente, e eu destaquei três dos limites de dissociação. O MCU é um pacote LQFP100 e os limites são 100nF em pacotes 0402. As vias se conectam ao solo e ao plano de energia.

A tampa superior (C19) é colocada de acordo com as melhores práticas (como eu as entendo). Os outros dois não são. Não notei nenhum problema. Mas, novamente, o conselho nunca esteve fora do laboratório.

Acho que minha pergunta é: qual é o tamanho da transação? Contanto que as faixas sejam curtas, isso importa?

Os pinos Vref (tensão de referência para o ADC) também possuem uma tampa de 100nF. O Vref + vem de um regulador de derivação TL431 integrado. Vref- vai para o chão. Eles requerem tratamento especial como blindagem ou terra local?

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Obrigado por ótimas sugestões! Minha abordagem sempre foi confiar em um plano terrestre ininterrupto. Um plano de terra terá a menor impedância possível, mas essa abordagem pode ser simplista demais para sinais de frequência mais alta. Fiz uma rápida tentativa de adicionar terra local e energia local sob o MCU (a parte é um NXP LPC1768 rodando a 100 MHz). Os bits amarelos são as tampas de desacoplamento. Vou dar uma olhada em bonés paralelos. O terra e a energia locais estão conectados à camada GND e à camada 3V3, onde indicado.

A terra e a energia locais são feitas com polígonos (vazamento). Será um grande trabalho de reencaminhamento para minimizar o comprimento das "trilhas". Essa técnica limitará quantas faixas de sinal podem ser roteadas sob e através do pacote.

Essa é uma abordagem aceitável?

Desviar e aterrar adequadamente são, infelizmente, assuntos que parecem mal ensinados e pouco compreendidos. Na verdade, são duas questões separadas. Você está perguntando sobre o desvio, mas também entrou implicitamente no aterramento.

Para a maioria dos problemas de sinal, e neste caso não é uma exceção, é útil considerá-los no domínio do tempo e no domínio da frequência. Teoricamente, você pode analisar em um deles e converter matematicamente no outro, mas cada um deles fornece insights diferentes para o cérebro humano.

A dissociação fornece um reservatório próximo de energia para suavizar a tensão devido a mudanças de curto prazo no consumo de corrente. As linhas de volta à fonte de alimentação têm alguma indutância, e a fonte de alimentação leva um tempo para responder a uma queda de tensão antes de produzir mais corrente. Em uma única placa, ela pode recuperar-se normalmente dentro de alguns microssegundos (nós) ou dezenas de nós. No entanto, os chips digitais podem alterar seu consumo atual de uma grande quantidade em apenas alguns nanossegundos (ns). A tampa de desacoplamento deve estar próxima da potência do chip digital e dos fios terra para realizar seu trabalho; caso contrário, a indutância desses fios impede o fornecimento rápido de corrente extra antes que a alimentação principal possa recuperar.

Essa foi a visão do domínio do tempo. No domínio da frequência, os chips digitais são fontes de corrente CA entre seus pinos de energia e terra. Na corrente contínua, a energia vem da fonte de alimentação principal e está tudo bem, então vamos ignorar a corrente contínua. Esta fonte atual gera uma ampla gama de frequências. Algumas frequências são tão altas que a pouca indutância nos relativamente longos leva à fonte de alimentação principal começa a se tornar uma impedância significativa. Isso significa que essas altas frequências causarão flutuações locais de tensão, a menos que sejam tratadas. O limite de desvio é o desvio de baixa impedância para essas altas frequências. Novamente, os cabos para a tampa de derivação devem ser curtos, caso contrário, sua indutância será muito alta e atrapalhará o capacitor que está causando um curto-circuito na corrente de alta frequência gerada pelo chip.

Nesta visão, todos os seus layouts parecem bons. A tampa está próxima aos chips de potência e terra em cada caso. No entanto, eu não gosto de nenhum deles por um motivo diferente, e esse motivo é fundamental.

Um bom aterramento é mais difícil de explicar do que ignorar. Levaria um livro inteiro para realmente entrar nessa questão, então só vou mencionar peças. O primeiro trabalho de aterramento é fornecer uma referência de tensão universal, que geralmente consideramos 0V, já que todo o resto é considerado relativo à rede de aterramento. No entanto, pense no que acontece quando você corre a corrente pela rede terrestre. Sua resistência não é zero, o que causa uma pequena diferença de tensão entre diferentes pontos do solo. A resistência CC de um plano de cobre em uma PCB geralmente é baixa o suficiente para que isso não seja um problema demais para a maioria dos circuitos. Um circuito puramente digital possui pelo menos 100s de margens de ruído em mV, portanto, alguns 10s ou 100s de deslocamento de terra em uV não é grande coisa. Em alguns circuitos analógicos, é, mas não é esse o problema que estou tentando abordar aqui.

Pense no que acontece quando a frequência da corrente percorrendo o plano terrestre aumenta cada vez mais. Em algum momento, todo o plano de terra tem apenas 1/2 comprimento de onda. Agora você não tem mais um plano de terra, mas uma antena remota. Agora lembre-se de que um microcontrolador é uma fonte de corrente de banda larga com componentes de alta frequência. Se você passar a corrente de terra imediata pelo plano de terra por um pouquinho, você terá uma antena remota de alimentação central.

A solução que costumo usar, e para a qual tenho provas quantitativas de que funciona bem, é manter as correntes locais de alta frequência fora do plano de terra. Você deseja criar uma rede local das conexões de terra e energia do microcontrolador, ignorá-las localmente e, em seguida, ter apenas uma conexão para cada rede nas redes de energia e terra do sistema principal. As correntes de alta frequência geradas pelo microcontrolador saem dos pinos de energia, atravessam as tampas de derivação e voltam aos pinos de terra. Pode haver muita corrente desagradável de alta frequência em torno desse loop, mas se esse loop tiver apenas uma única conexão com as redes de energia e terra da placa, essas correntes permanecerão em grande parte fora delas.

Então, para trazer isso de volta ao seu layout, o que eu não gosto é que cada tampa de desvio parece ter uma via separada de energia e terra. Se esses são os principais planos de força e terra do tabuleiro, isso é ruim. Se você possui camadas suficientes e as vias estão realmente indo para os planos de energia e terra locais, tudo bem, desde que esses planos locais estejam conectados aos planos principais em apenas um ponto .

Não são necessários aviões locais para fazer isso. Uso rotineiramente a técnica local de redes de energia e terra, mesmo em placas de 2 camadas. Eu conecto manualmente todos os pinos de terra e todos os pinos de energia, depois as tampas de derivação e o circuito de cristal antes de encaminhar qualquer outra coisa. Essas redes locais podem ser uma estrela ou qualquer outra coisa sob o microcontrolador e ainda permitir que outros sinais sejam roteados em torno deles, conforme necessário. No entanto, mais uma vez, essas redes locais devem ter exatamente uma conexão com as redes de energia e terra da placa principal. Se você tiver um plano de terra no nível da placa, haverá um em algum lugar para conectar a rede de terra local ao plano de terra.

Eu costumo ir um pouco mais longe, se puder. Coloquei tampas de derivação de cerâmica de 100nF ou 1uF o mais próximo possível dos pinos de alimentação e terra, depois direcionei as duas redes locais (energia e terra) para um ponto de alimentação e coloquei uma tampa maior (10uF geralmente) através delas e faça as conexões únicas ao terra da placa e às redes de energia do outro lado da tampa. Esse limite secundário fornece outro desvio para as correntes de alta frequência que escaparam do desvio pelos limites de desvio individuais. Do ponto de vista do restante da placa, a alimentação de energia / terra para o microcontrolador é bem comportada sem muitas frequências altas desagradáveis.

Portanto, agora, finalmente, responda à sua pergunta sobre se o layout que você possui importa em comparação com o que você acha que são as melhores práticas. Eu acho que você ultrapassou os pinos de alimentação / terra do chip o suficiente. Isso significa que deve funcionar bem. No entanto, se cada um tiver uma via separada para o plano de aterramento principal, você poderá ter problemas de EMI posteriormente. Seu circuito funcionará bem, mas talvez você não consiga vendê-lo legalmente. Lembre-se de que a transmissão e recepção de RF são recíprocas. Um circuito que pode emitir RF a partir de seus sinais também é suscetível de receber esses sinais e receber ruído externo em cima do sinal, por isso não é apenas o problema de qualquer outra pessoa. Seu dispositivo pode funcionar bem até que um compressor próximo seja iniciado, por exemplo. Este não é apenas um cenário teórico. Eu já vi casos exatamente assim,

Aqui está uma anedota que mostra como essas coisas podem fazer uma diferença real. Uma empresa estava fabricando pequenos aparelhos que lhes custavam US $ 120 para produzir. Fui contratado para atualizar o design e obter um custo de produção abaixo de US $ 100, se possível. O engenheiro anterior realmente não entendeu as emissões de RF e o aterramento. Ele tinha um microprocessador que emitia muita porcaria de RF. Sua solução para passar nos testes da FCC foi colocar toda a bagunça em uma lata. Ele fez uma prancha de 6 camadas com o fundo da camada inferior e depois soldou uma peça de chapa personalizada na seção desagradável no momento da produção. Ele pensou que, apenas colocando tudo em metal, isso não irradiava. Isso está errado, mas um pouco de lado eu não vou entrar agora. A lata reduziu as emissões, de modo que elas apenas rangeram pelos testes da FCC com 1/2 dB de sobra (que '

Meu projeto utilizou apenas 4 camadas, um único plano de aterramento de toda a placa, sem planos de energia, mas planos de aterramento locais para alguns dos CIs escolhidos com conexões de ponto único para esses planos de aterramento locais e as redes de energia locais, como descrevi. Para encurtar uma longa história, isso superou o limite da FCC em 15 dB (isso é muito). Uma vantagem adicional era que esse dispositivo também era em parte um receptor de rádio, e os circuitos muito mais silenciosos alimentavam menos ruído no rádio e efetivamente dobravam seu alcance (isso também é demais). O custo final de produção foi de US $ 87. O outro engenheiro nunca mais trabalhou para aquela empresa.

Portanto, o desvio, o aterramento, a visualização e o manuseio adequados das correntes de loop de alta frequência são realmente importantes. Nesse caso, contribuiu para tornar o produto melhor e mais barato ao mesmo tempo, e o engenheiro que não o conseguiu perdeu o emprego. Não, isso realmente é uma história verdadeira.

O principal objetivo de uma rede de distribuição de energia é reduzir a indutância entre os componentes conectados. Isso é mais importante para qualquer plano que você esteja usando como referência (por exemplo, "terra", "vref" ou "retorno") porque a tensão nessa rede é usada como referência para as tensões em seus sinais. (Por exemplo, os limiares VIL / VIH de um sinal TTL são referenciados ao pino GND do chip, não ao VCC.) Na verdade, a resistência não é tão importante na maioria das aplicações de PCBs porque o componente de indutância da impedância total domina. (Em um chip IC, porém, isso é revertido: a resistência é a parte dominante da impedância.)

Lembre-se de que esses problemas são mais importantes para circuitos de alta velocidade (> 1 MHz).

Plano de Referência como Nó Ampliado

A primeira coisa a verificar é se o seu plano de referência pode ser considerado um nó agrupado, em oposição a uma linha de transmissão. Se o tempo de subida do seu sinal for maior do que o tempo que a luz precisa atravessar de uma borda da placa para a outra e voltar ( em cobre ; uma boa regra geral é 20 cm por nanossegundo), considere o plano de referência ser um elemento agrupado e a distância da carga ao capacitor de desacoplamento não importa. Essa é uma determinação importante a ser tomada, pois afeta sua estratégia de posicionamento para vias de energia e capacitores.

Se as dimensões do plano forem maiores, você não só precisará espalhar capacitores de desacoplamento, mas também precisar de mais deles, e os capacitores deverão estar dentro da distância do tempo de subida da carga que eles estão desacoplando.

Via indutância

Continuando nossos esforços para minimizar a indutância, se o plano for um elemento fixo, a indutância entre a parte e o plano se tornará dominante. Considere C19 no seu primeiro exemplo. A indutância vista do avião para o chip está diretamente relacionada à área delimitada pelos trilhos. Em outras palavras, siga o caminho do plano de energia até o chip e, em seguida, volte o pino de aterramento para o plano de aterramento, finalmente fechando o loop de volta à energia via. Minimizar esta área é o seu objetivo, pois menos indutância significa mais largura de banda antes que a indutância se torne dominante sobre a capacidade de dissociação. Lembre-se, o comprimento da via da superfície para o plano faz parte do caminho; manter os planos de referência perto das superfícies ajuda muito. Não é incomum em 6 ou mais placas de camada para a primeira e a última camada interna serem planos de referência.

Portanto, embora você tenha uma indutância muito pequena (suponho que 10-20 nH), ela pode ser reduzida dando ao IC seu próprio conjunto de vias: dado o seu tamanho via, uma via ao lado do pino 97 e outra próxima o pino 95 reduziria a indutância para cerca de 3 nH. Se você puder pagar, vias menores ajudariam aqui. (Embora, honestamente, como sua parte seja um LQFP em vez de um BGA, isso pode não ajudar muito, porque o quadro principal do pacote pode estar contribuindo com 10 nH por si só. Ou talvez não seja tanto por causa de ... )

Indutância mútua

As linhas e vias que levam a uma carga ou capacitor não existem no vácuo. Se houver uma linha de suprimento, é necessário que haja uma linha de retorno. Como são fios com correntes fluindo através deles, eles geram campos magnéticos e, se estiverem próximos o suficiente um do outro, criam indutância mútua. Isso pode ser prejudicial (quando aumenta a indutância total) ou benéfico (quando diminui a indutância total).

Se as correntes em cada um dos fios paralelos (digo "fio" para incluir traçado e via) estão indo na mesma direção, a indutância mútua aumenta a auto-indutância, aumentando a indutância total. Se as correntes em cada fio estão indo em direções opostas, a indutância mútua subtrai da auto-indutância, diminuindo o total. Esse efeito fica mais forte à medida que a distância entre os fios diminui.

Portanto, um par de fios indo para o mesmo plano deve estar bem distante (regra geral: maior que o dobro da distância da superfície ao plano; assuma a espessura da PCB se você ainda não tiver o seu empilhamento descoberto) para reduzir a indutância total . Um par de fios que vai para diferentes planos, como todos os exemplos que você postou, deve estar o mais próximo possível.

Cut Planes

Como a indutância é dominante e (para sinais de alta velocidade) é determinada pelo caminho que a corrente percorre pela rede, os cortes de avião devem ser evitados, especialmente se houver sinais cruzando esse corte, desde a corrente de retorno (que prefere seguir um O caminho diretamente sob o traço do sinal para minimizar a área do loop e, portanto, a indutância) precisa fazer um desvio grande, aumentando a indutância.

Uma maneira de atenuar a indutância criada pelos cortes é ter um plano local que possa ser usado para saltar sobre o corte. Nesse caso, várias vias devem ser usadas para minimizar o comprimento do caminho da corrente de retorno, no entanto, como são vias que vão para o mesmo plano e, portanto, têm fluxo de corrente na mesma direção, elas não devem ser colocadas próximas a cada outro, mas deve estar a pelo menos duas distâncias planas.

Porém, deve-se tomar cuidado com traços de sinal longos o suficiente para serem linhas de transmissão (ou seja, com mais de um tempo de subida ou descida, o que for menor), porque um preenchimento de terra próximo ao traço alterará a impedância desse traço, causando um reflexo (ou seja, ultrapassagem, redução ou toque). Isso é mais perceptível nos sinais de velocidade de gigabit.

Fora do tempo

Eu diria como a estratégia "um capacitor de 0,1 uF por pino de energia" é contraproducente com projetos modernos que podem ter dezenas de pinos de energia por peça, mas eu realmente preciso trabalhar agora. Os detalhes estão nos links BeTheSignal e Altera PDN abaixo.

Recomendações (TL; DR)

• Mova as vias do capacitor de desacoplamento mais próximas umas das outras, se essas vias forem para planos diferentes.
• Colocar a via na almofada é a melhor opção, se você puder pagar (você precisa preencher a via e colocar a almofada sobre o preenchimento, o que adiciona um dia ou dois à fabricação e custa mais dinheiro). O segundo melhor é colocar as duas vias no mesmo lado da tampa, o mais próximo possível uma da outra e do capacitor. Um conjunto adicional de vias pode ser colocado no lado oposto do capacitor para reduzir a indutância ao meio, mas certifique-se de que os dois grupos de passagem tenham pelo menos uma espessura de placa (ou duas distâncias planas).
• Dê ao IC suas próprias vias de energia e terra, mantendo as vias da rede inimiga próximas umas das outras e as vias da mesma rede mais afastadas. Essas vias podem ser compartilhadas com os capacitores de desacoplamento, mas é melhor ter mais vias planas do que prolongar traços nas vias planas. (Minha técnica de layout usual é colocar a carga, colocar as vias de energia e terra e, finalmente, colocar um capacitor de desacoplamento no lado oposto da placa, se houver espaço. (Se não houver espaço, o capacitor se move, não as vias! )
• Minimize a dimensão mais longa de cada plano de referência para minimizar a indutância e permitir o modelo mais simples de elementos agrupados para o seu avião. Os cortes de avião devem ser minimizados e os aviões locais podem ser usados ​​para mitigá-los.

Veja também

• Henry Ott, Engenharia de Compatibilidade Eletromagnética
• BeTheSignal.com
• Ferramenta de design da Rede de distribuição de energia da Altera e nota do aplicativo - Elas são focadas nos produtos Altera, mas as estratégias básicas são relevantes para qualquer design digital de alta velocidade. A ferramenta PDN é excelente para calcular a impedância do plano, considerando parâmetros físicos e desacoplando capacitores. Coloca o mito "um limite de 0,1 uF por pino de energia" na cama, mostrando o que realmente acontece.

Acho que tende a ajudar a pensar nos circuitos RC equivalentes que os traços formam, quando você precisa considerar o comportamento das linhas de energia (traços, por exemplo, resistores ^{realmente pequenos} ) e tampas de desacoplamento.

Aqui está um esquema simples dos três capítulos que você tem no seu post:
^{Não há polaridade na imagem, portanto, assuma que um "Power" seja aterrado e o outro é VCC.}

Existem basicamente duas abordagens para dissociar - A e C. B não é uma boa ideia.

A será mais eficaz para impedir que o ruído do IC se propague de volta para os trilhos de energia do seu sistema. No entanto, é menos eficaz para desacoplar as correntes de comutação do dispositivo - A corrente de estado estacionário e a corrente de comutação precisam fluir através do mesmo traço.

C é mais eficaz para realmente desacoplar o CI. Você tem um caminho separado para alternar correntes para o capacitor. Portanto, a impedância de alta frequência do pino ao terra é menor. No entanto, mais ruído de comutação do dispositivo retornará ao trilho de energia.
Por outro lado, isso resulta em uma variação líquida mais baixa de tensão no pino do IC e reduz o ruído da fonte de alimentação de alta frequência, deslocando-o para aterrar com mais eficiência.

A escolha real é específica da implementação. Eu tento usar o C e uso apenas vários trilhos de energia sempre que possível. No entanto, qualquer situação em que você não tenha espaço na placa para vários trilhos e esteja misturando analógico e digital, A pode ser justificada, assumindo que a perda na eficácia da dissociação não cause danos.

Se você desenhar o circuito CA equivalente, a diferença entre as abordagens ficará mais clara:

C possui dois caminhos CA separados para aterrar, enquanto A possui apenas um.

As respostas para suas perguntas (todas elas) dependem muito de quais frequências estão sendo exibidas no seu PWA.

Independentemente de qualquer outra coisa que eu esteja prestes a dizer, lembre-se de que a maioria das tampas de desacoplamento discretas se torna inútil acima de 70 MHz. O uso de vários limites paralelos pode aumentar um pouco esse número.

Uma regra prática é que um objeto começa a agir como uma antena em L = comprimento de onda / 10. Comprimento de onda = c / f; então precisamos de L <c / (10f). Os tamanhos de recursos de 1 cm se tornam importantes a cerca de 3 GHz. Antes de dar um suspiro de alívio (porque seu relógio só funciona a, digamos, 50 MHz), lembre-se de que você precisa pensar no conteúdo espectral das bordas do relógio e nas transições de pinos de E / S do chip.

Em geral, você deseja colocar muitas tampas ao redor da placa e / ou usar uma placa com planos de potência e terra especialmente projetados, que basicamente transformam toda a placa em um capacitor distribuído.

A indutância de chumbo e traço (L) é de cerca de 15 nH / polegada. Isso equivale a cerca de 5 Ohms / polegada para conteúdo espectral a 50 MHz e cerca de 20 Ohms / polegada para conteúdo espectral a 200 MHz.

Paralelamente os limites de 'N' do valor C aumentarão C em um fator de N e reduzirão L em aproximadamente um fator de N. Seu esquema de dissociação tem uma faixa de frequência útil. O fim LOW dessa faixa de frequência é definido pela capacitância efetiva total de todos os seus limites. A extremidade ALTA da faixa de frequência não tem nada (repito, nada) a ver com a capacitância dos seus capacitores: é uma função das indutâncias dos condutores dos capacitores e do número de capacitores (e sua localização) na rede. A indutância total efetiva é inversamente proporcional a N. Dez caps de 10 nF cada são altamente preferíveis a 1 cap de 100 nF. 100 caps, de 1 nF cada, é ainda melhor.

Para manter sua rede de desacoplamento EFICAZ C alta e sua rede de desacoplamento EFICAZ baixa, você deve distribuir seus limites (não agrupá-los em um ou alguns lugares).

Proteger suas conversões A / D do ruído é um assunto totalmente diferente, que irei transmitir no momento.

Espero que tenha ajudado a responder algumas de suas perguntas.

Os capacitores de desvio têm quatro funções principais:

1. Eles minimizam mudanças rápidas nas correntes desenhadas nos fios de alimentação (tais alterações no consumo atual podem causar EMI ou podem acoplar ruídos a outros dispositivos na placa)
2. Eles minimizam as mudanças na tensão entre VDD e VSS
3. Eles minimizam as tensões entre o VSS e o terra
4. Eles minimizam as tensões entre o VDD e o trilho positivo da placa

O diagrama (A) na resposta do nome falso é de longe o melhor para minimizar as alterações desenhadas nos fios de alimentação, uma vez que as mudanças na corrente consumida pela CPU terão que alterar a tensão da tampa antes que possam causar qualquer alteração na corrente de alimentação. Por outro lado, no diagrama (C), se a indutância da fonte principal fosse dez vezes maior que a da tampa de derivação, a fonte de alimentação veria 10% de todos os picos de corrente, independentemente do tamanho ou da perfeição da tampa.

O diagrama (C) é provavelmente o melhor da perspectiva de minimizar as mudanças na tensão entre o VDD e o VSS. Eu acho que provavelmente é mais importante minimizar as variações na corrente de alimentação, mas se for mais importante manter a tensão VDD-VSS estável, o diagrama (C) pode ter uma pequena vantagem.

A única vantagem que posso ver no diagrama (B) é que provavelmente minimiza a tensão diferencial entre o VDD e o trilho de alimentação positivo da placa. Não é realmente uma grande vantagem, mas se alguém virar os trilhos, isso minimizará a tensão diferencial entre o VSS e o terra. Em algumas aplicações isso pode ser importante. Observe que o aumento artificial da indutância entre o trilho de alimentação positivo e o VDD pode ajudar a reduzir as tensões diferenciais entre o VSS e o terra.

Como uma observação lateral separada da questão do layout, observe que existem razões para usar uma variedade de valores de capacitor (por exemplo, 1000pf, 0,01uF e 0,1uF) em vez de apenas capacitores de 0,1uF por toda parte.

A razão é que os capacitores têm indutância parasitária. Bons capacitores de cerâmica têm uma impedância muito baixa na frequência ressonante, com a impedância dominada pela capacitância em frequências mais baixas e dominada pela indutância parasitária nas frequências mais altas. A frequência ressonante geralmente diminui com o aumento da capacitância parcial (principalmente porque a indutância é aproximadamente a mesma). Se você usar apenas capacitores de 0,1uF, eles oferecem um bom desempenho em frequências mais baixas, mas limitam o desvio de alta frequência. Uma mistura de valores de capacitores oferece um bom desempenho em uma faixa de frequências.

Eu costumava trabalhar com um dos engenheiros que fazia o projeto esquemático + layout do acionamento de motor Segway, e ele reduziu o ruído do conversor analógico-digital do DSP (a fonte principal é o relógio do sistema DSP) por um fator de 5 10 alterando os valores do capacitor e minimizando a impedância do plano de terra usando um analisador de rede.

Há ainda outro truque para minimizar a impedância entre os trilhos internos GND e VCC no MCU e os planos de energia.

Todos os pinos de E / S do MCU não utilizados devem ser conectados ao GND ou ao VCC, escolhidos para que aproximadamente o mesmo número de pinos não utilizados vá para o VCC e para o GND. Esses pinos devem ser configurados como saídas e seu valor lógico deve ser definido de acordo com o trilho de energia à qual a saída está conectada.

Dessa forma, você fornece conexões extras entre os trilhos de energia internos do MCU e os planos de energia nas placas. Essas conexões simplesmente passam pela indutância do pacote e ESR, e o ESR do mosfet ativado no driver de saída GPIO.

^{simular este circuito - esquemático criado usando o CircuitLab}

Essa técnica é tão eficaz em manter o interior do MCU atado aos planos de energia que às vezes vale a pena escolher o pacote para um determinado MCU que tenha mais pinos do que o necessário, apenas para aumentar o número de pinos de energia redundantes. Se o fabricante da sua placa puder lidar com isso, você também deve preferir os pacotes sem chumbo (LCC), pois eles geralmente têm uma indutância de placa para matriz mais baixa. Convém verificar isso consultando o modelo IBIS para o seu MCU, se houver algum.

É sempre melhor adotar boas práticas, principalmente porque isso não envolve mais trabalho ou custo nesse tipo de design.

Você deve ter as vias o mais próximo possível dos coxins do capacitor, para minimizar a indutância. O capacitor deve estar próximo aos cabos de alimentação e terra do chip. O roteamento na segunda imagem deve ser evitado e o primeiro não é o ideal. Se esse é um protótipo, eu modificaria o desacoplamento para a versão de produção.

Além do mau funcionamento do chip em algumas circunstâncias, você pode aumentar as emissões indesejadas.

Mesmo que seu projeto "funcione" como está, na minha experiência, descobri que se você não fizer um "bom" trabalho de dissociação e desvio, seus circuitos serão menos confiáveis e mais suscetíveis a ruídos elétricos. Você também pode descobrir que o que funciona no laboratório pode não funcionar no campo.