Honestamente, se você realmente deseja um formato netlist que, na prática, funcione com praticamente qualquer ferramenta, você tem apenas duas opções sérias:
Sim, essas são linguagens de descrição de hardware completas e usá-las como um formato netlist pode ser considerado um exagero. No entanto, é muito fácil e, se uma ferramenta exibir VHDL ou Verilog estrutural simples, você pode ter certeza de que poderá puxar o design de volta para praticamente qualquer outra ferramenta EDA.
Como um benefício colateral, a maioria dos outros formatos de netlist (por exemplo, EDIF) precisa ter um conjunto de primitivas definidas externamente - algo específico do fornecedor ou algo como o LPM. Com VHDL e Verilog, as folhas de nível mais baixo (primitivas) podem ser exatamente o que você deseja (por exemplo, código RTL sintetizável, modelos de simulação, caixas pretas, etc.).
No entanto, se você precisar absolutamente de um formato netlist real, eu recomendo a sugestão de usar o formato gnetlist, que pode ser convertido para muitos outros formatos.