Desacoplar capacitores na camada inferior?

Estou usando capacitores de desacoplamento de 0,01 uF em um pacote 0805 , em cada par V _cc / GND dos meus CPLDs . Portanto, cerca de oito capacitores no total). Acho um pouco mais fácil encaminhar a placa se os capacitores de desacoplamento forem colocados na camada inferior e conectados aos pinos V _cc e GND do CPLD / MCU usando vias .

Esta é uma boa prática? Entendo que o objetivo é minimizar o loop de corrente entre o chip e o capacitor.

Minha camada inferior também serve como um plano de terra. (é uma placa de duas camadas, por isso não tenho um plano V _cc ) e não preciso conectar o pino de aterramento do capacitor usando vias. Obviamente, o pino GND do chip é conectado usando uma via. Aqui está uma figura que ilustra isso melhor:

O traço espesso que vem em direção ao capacitor é V _cc (3,3 V) e está conectado a outro traço espesso que vem diretamente da fonte de energia. Eu forneço V _cc a todos os capacitores dessa maneira. É uma boa prática conectar todos os capacitores de desacoplamento dessa maneira ou terei problemas no futuro?

Uma maneira alternativa que eu vi sendo usada é que existe um único rastreamento para V _cc e outro para GND que é executado a partir da fonte de energia. Os capacitores de desacoplamento então 'tocam' nesses traços. Percebi que nessa abordagem não havia um plano de terra - apenas traços grossos de V _cc e GND correndo de um único ponto. Um pouco como a minha abordagem _Vcc descrita no parágrafo anterior, mas também adotada para o GND.

Qual abordagem seria melhor?

Figura 2

Figura 3

Aqui estão mais algumas fotos dos capacitores de desacoplamento. Eu acho que dentre esses o melhor é aquele em que o capacitor está na camada superior - vocês concordam?

Obviamente, precisarei de uma via para o pino GND se quiser que ele se conecte ao plano de aterramento. Em relação ao valor, 0,001 uF a 0,1 uF foram especificados na documentação da Altera e, portanto, estabeleci-me em 0,01 uF. Infelizmente, embora tenha observado mentalmente que precisarei de outro capacitor com menos de 3 cm, não me lembrei de implementá-lo no esquema. Com base nas sugestões aqui, também adicionarei 1 capacitor uF em paralelo a cada par Vdd / GND.

Em relação à energia - usarei 100 elementos lógicos para um registro de deslocamento de 100 bits. A frequência da operação depende em grande parte da interface SPI do MCU que utilizarei para ler o registro de turno. Usarei a frequência mais lenta que o AVR Mega 128L permite SPI (ou seja, 62,5 kHz). O microcontrolador estará em 8 MHz usando seu oscilador interno.

Lendo as respostas abaixo, agora estou bastante preocupado com meu plano de terra. Se eu entender a resposta de Olin, não devo conectar o pino GND de cada capacitor ao plano de terra. Em vez disso, devo conectar os pinos GND à rede GND principal na camada superior e depois conectar a rede GND ao retorno principal. Estou correto aqui?

Se for esse o caso, devo ter um plano de terra? Os únicos outros chips na placa são um MCU e outro CLPD (mesmo dispositivo). Fora isso, é apenas um monte de cabeçalhos, conectores e elementos passivos.

Aqui está o CPLD com capacitores de 1 uF e uma rede em estrela para V _cc . Isso parece um design melhor?

Minha preocupação agora é que o ponto estrela (ou área) interfira no plano do solo, pois eles estão na mesma camada. Observe também que estou conectando V _cc apenas ao pino V _cc dos capacitores maiores . Isso é bom ou devo conectar V _cc a cada capacitor individualmente?

Ah, e por favor, não se importe com a etiqueta ilógica do capacitor. Eu vou consertar isso agora.

$V_{DD}/V_{SS}$
$\mu$ tampão F em paralelo, com o 10nF o mais próximo para os pinos.
Daisy encadeando suas cargas em um único rastreamento de energia não é uma boa ideia. Em vez disso, torne a saída da fonte de alimentação um ponto estrela e conecte seus dispositivos diferentes em traços diferentes, cada um com seu próprio desacoplamento.

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Sua terceira captura de tela é definitivamente a melhor, em termos de dissociação. (Eu deixaria os traços irem direto para baixo.) Não vejo nenhum problema com o plano de terra, nem com as vias que se conectam a ele. Apenas não coloque a via entre a tampa e os pinos do CPLD. O limite de distância - CPLD deve ser muito curto, se possível ainda menor! :-)

edit 2
Eu não prestei atenção no pacote primeiro, mas sua quarta captura de tela torna óbvio: os pacotes dos seus caps são enormes . Vejo Mark anotando também, e concordo com ele: mude para um tamanho menor. 0402 é bastante padrão hoje em dia, e sua loja de montagem de PCBs também pode fazer 0201. (O AVX possui 10nF X7R no pacote 0201.) Um pacote menor permitirá que você coloque o capacitor mais próximo do IC, e ainda assim deixe espaço para os traços vizinhos.

Leitura adicional
Escolhendo capacitores MLC para aplicações de desvio / desacoplamento . Documento AVX
Usando dissociação de capacitores . Documento Cypress

Eu concordo que, em geral, não é grande coisa se limites de desvio são colocados no outro lado da placa a partir do chip que eles estão ignorando. Com pacotes BGA, essa é a única maneira de ignorar alguns pares de potência / terra. O objetivo é minimizar o loop de bypass. Se a melhor maneira de conseguir isso é colocar a tampa de derivação sob o chip, tudo bem.

No entanto, no seu caso, não faz sentido. Você não tem nada na camada superior onde estaria a tampa; portanto, conecte-o diretamente aos pinos e adicione um à camada de terra.

Há outra razão pela qual eu não gosto do seu layout independentemente de ignorar. Você está executando a conexão entre o pino de aterramento do chip e o lado do terra da tampa de derivação no plano principal de aterramento. Agora você tem uma antena remota de alimentação central em vez de um plano de aterramento. Tente manter as correntes de loop de alta frequência fora do plano de terra. Verifique se o loop entre o chip e a tampa de derivação é o mais curto possível e conecte a parte de terra desse loop à rede de terra principal em um só lugar. O mesmo vale para a parte de potência do loop. Isso mantém as correntes de alta frequência contidas enquanto fornece boas conexões de aterramento e energia. Isso não importa para contornar, mas importa em relação às emissões de RF.

O objetivo (como você sabe) é fornecer a menor impedância possível entre a energia e o terra, mantendo assim os traços (do pino ao capacitor) o mais curto possível. Uma placa de 4 ou mais camadas é muito mais fácil de obter um bom desempenho de alta frequência, mas com cuidado isso pode ser feito em uma placa de 2 camadas.

Criei algumas placas de teste FPGA de duas camadas e utilizei o método que Steven menciona com cap e traços na mesma camada - geralmente usaria 100nF e 10nF próximos um do outro em cada conjunto de pinos de alimentação (os 10nF mais próximos pinos) com 1uF e 10uF mais à frente.

Se você usa vias no projeto acima, idealmente, a primeira coisa que os traços encontram é o capacitor, não as vias (isto é, como mencionado acima, mas com vias). Portanto, no projeto acima, se você tiver as almofadas do capacitor entre os pinos e vias e logo ao lado das vias (ou seja, nenhum rastro, como via é a extensão do bloco), você cria o menor loop possível. Se você tiver a tampa na parte inferior (é muito comum tê-la "embaixo" do IC com vias para o solo / plano de energia), basta manter um caminho muito curto para a via do pino, então a tampa ao lado da via do outro lado.

Manter a impedância baixa em uma ampla largura de banda é importante. Capacitores de valores diferentes têm SRF (frequências auto-ressonantes) diferentes, quanto maior a tampa, menor o SRF. Portanto, colocar 2 x 1uF, 4 x 100nF, 8 x 10nF nos trilhos de CPLD / FPGA ajudará a fornecer isso. Se você observar as notas do aplicativo do fornecedor ou um esquema da placa de desenvolvimento, deverá ver um sistema de dissociação bastante semelhante ao descrito acima.

Aqui está um exemplo de impedância do capacitor sobre a frequência (de um documento da TI ):

A tampa na parte superior ou inferior não faz diferença se você precisar usar uma via de mão dupla.

Nesse caso, a tampa na parte inferior é boa quando você obtém uma conexão direta à terra e o uso de uma via ou equivalente é inevitável.

MAS você diz que entende que o objetivo é minimizar o loop entre chip e cap - e então você faz um desnecessário. Não é muito grande, mas é muito maior do que precisa ser. Você sai da tampa, embaixo dos ICs para a via e depois volta para os ICs novamente. Você pode colocar a via na parte externa do IC ao lado da tampa para ter um loop zero entre a tampa e o IC ou, possivelmente melhor, colocar a tampa SOB O IC logo abaixo das vias, como mostrado aqui, ou eletricamente o melhor de tudo, n = mova as vias um pouco para baixo e coloque a tampa contra as vias onde as faixas para o IC encontram as vias para obter o mínimo loop possível.

Isso importa? - muito provavelmente não. Mas se você conseguir acertar a tampa contra os pinos do IC a cerca de zero, é bom fazê-lo.

Há um problema potencialmente mais sério:

Você pergunta sobre a distribuição VCC / Gnd usando track / track ou track groundplane.
Dessas pistas / plano de terra é potencialmente melhor, pois pode ajudar a minimizar a impedância do solo, mas os "slots" que as faixas na parte inferior cortam através da "paisagem" da terra podem causar muitos problemas. Como mostrado lá, você tem uma pequena antena radiante em um slot na camada inferior. ele roda do IC + pela mão esquerda e depois no slot para a tampa + ve. Esse é provavelmente um loop de acoplamento útil a algumas centenas de MHz.

Em outros lugares, você pode pegar + ve em uma faixa superior através de um slot do plano de terra e depois conectar-se a um ponto remoto (por exemplo, um IC + ve) e conectar o pino de terra do IC ao plano de terra no IC. A corrente fluirá através da faixa superior, sobre o slot, para o IC, para fora, se o pino de fixação do IC, para o plano de terra, via gp em direção à fonte de alimentação, mas encontrando o slot no caminho. Para contornar o slot, ele se desloca lateralmente para um caminho de impedância adequadamente baixo ao redor do slot, depois volta para a faixa superior e a caminho. O fluxo da corrente de terra ao longo dos lados e ao redor do slot é um ótimo transmissor UHF. E também pode atuar como um receptor.

Algumas pessoas precisam projetá-las - você pode obtê-las gratuitamente :-(.

Nota de aplicação da Freescale - Antenas compactas integradas afirma:

Na pior das hipóteses, você pode se sair melhor com as duas faixas principais para solo e V + se conseguir equilibrar o caminho de cada uma e minimizar a separação entre as faixas em todos os pontos. A distribuição em estrela é melhor se possível. Onde você não pode evitar vários feeds em uma trilha da fonte de alimentação, verifique se os sinais colocados no par de trilhas pelos componentes em um local não afetam adversamente outros no mesmo par de trilhas. nulo a todo custo, com vários caminhos de fonte de alimentação baseados em faixas para um único local de energia. No sistema clássico ideal e raramente totalmente realizável, todos os alimentadores de energia estão em arranjo em estrela, unindo-se apenas à fonte de alimentação.

Se você colocar as tampas na parte inferior, a placa precisará de um acréscimo no local escolhido e no forno de refluxo. Isso adicionará custo à placa finalizada.

Um pouco fora do tópico, mas como seus requisitos de frequência são (muito) modestos, você tem a opção de diminuir a força do inversor ou a taxa de rotação no seu CPLD (se houver suporte). Quanto mais acentuada a transição lógica, mais componentes de alta frequência estão contidos. Uma taxa de rotação mais lenta reduzirá os transientes de comutação e as demandas da sua rede de desacoplamento.