Quando preciso usar um IC de buffer de relógio?

Estou projetando um circuito e uma placa de circuito impresso para conduzir 7 DACs de um FPGA. (DAC é AD9762 )

Seria possível acionar as entradas de clock em todos os 7 DACs com uma única saída de clock (de um pino de saída PLL) do FPGA? Ou isso é uma receita para o desastre?

Será um relógio de extremidade única com um máx. frequencia. de 125 MHz.

Ou devo usar um buffer de relógio para armazenar o relógio antes de cada entrada de relógio do DAC?

Se sim, esse é um bom buffer de relógio? ( NB3N551 )

Existe um melhor que eu possa usar?

Edit: Desculpe, eu deveria ter mencionado: Todos os DACs estarão em um PCB de 5 "x5" conectado através de um cabo de fita curto (algumas polegadas) à placa FPGA.

Edit2: Se eu posso reformular a pergunta: Se eu posso pagar a sala e o custo dos buffers do relógio, existem possíveis negativos? Ou seria essa a maneira segura de fazer isso?

Não haverá nenhum problema (exceto energia e custo adicionais) se você usar um buffer de fanout de relógio nesse design, mas duvido que você realmente precise dele.

Como os DACs estão todos localizados a 10 cm um do outro, você deve aceitar um único buffer de recebimento na extremidade do cabo de fita. O fan-out do buffer de recebimento pode ser uma estrela com terminação de série de origem para cada linha de fanning out, como na resposta de apalopohapa, ou uma cadeia de ligação com uma terminação dividida na extremidade oposta. A terminação dividida seria um resitor à terra e um à Vcc, fornecendo um equivalente de Thevenin de R0 a VCC / 2. R0 corresponderia à sua impedância nominal da linha de transmissão, dependendo da geometria da pista. O uso de uma impedância característica de 50 Ohm é comum, mas você economizará energia se usar um valor mais alto como 75 ou 100 Ohms.

Com um máximo de 5 polegadas entre os DACs, você estaria falando de uma diferença de até 1 ns nos tempos de atualização entre os DACs, em um período de amostragem de 8 ns. A diferença de tempo seria muito repetível ao longo do tempo e da temperatura, porque depende apenas do comprimento da pista entre os chips.

NB Lembre-se de que, no entanto, você armazena em buffer o sinal do relógio, também deseja armazenar em buffer os sinais de dados para gerenciar o atraso e manter os tempos corretos de amostra e espera nas entradas do DAC.

Você pode colocar um resistor de R ohm (substitua R pela impedância característica de seu traço) em série para cada ventoinha de relógio "o mais próximo possível" do pino do FPGA (e não use o resistor de série interno que alguns oferta fpgas). Dessa forma, os reflexos de cada nó desaparecem ao retornar à fonte e não causam disparos duplos nas outras entradas.