À medida que o tamanho da tecnologia diminui, a resistência / capacitância do fio não pode ser dimensionada proporcionalmente ao atraso de propagação dos transistores agora mais rápidos / menores. Por causa disso, o atraso se torna predominantemente dominado por fios (à medida que os transistores que compõem os portões diminuem; sua capacidade de entrada e capacidade de acionamento de saída diminuem).
Portanto, existe uma troca entre um transistor mais rápido e as capacidades de acionamento do mesmo transistor para uma determinada carga. Quando você considera que a carga mais significativa para a maioria dos portões digitais é a capacitância do fio e a proteção ESD nos seguintes portões, você perceberá que há um ponto em que tornar os transistores menores (mais rápidos e mais fracos) não diminui mais o atraso in situ (porque a carga do portão é dominada pela resistência / capacitância do fio e ESD dos fios e proteção ESD para o próximo portão).
As CPUs podem atenuar isso porque tudo é integrado com fios dimensionados proporcionalmente. Mesmo assim, o escalonamento do atraso do gate não está sendo correspondido com o escalonamento do atraso de interconexão. A capacitância do fio é reduzida, tornando-o menor (mais curto e / ou mais fino) e isolando-o dos condutores próximos. Tornar o fio mais fino tem o efeito colateral de também aumentar a resistência do fio.
Quando você sai do chip, os tamanhos dos fios que conectam os CIs individuais se tornam proibitivamente grandes (espessura e comprimento). Não faz sentido criar um IC que comute em 2GHz quando ele pode apenas conduzir apenas 2fF. Não há como conectar os CIs sem exceder os recursos máximos da unidade. Como exemplo, um fio "longo" em tecnologias de processo mais recentes (7-22 nm) tem entre 10 e 100 um de comprimento (e talvez 80 nm de espessura por 120 nm de largura). Você não pode conseguir isso razoavelmente, por mais inteligente que seja com a colocação de seus CIs monolíticos individuais.
E também concordo com o jonk, em relação a ESD e buffer de saída.
Como exemplo numérico sobre o buffer de saída, considere que uma porta NAND prática com tecnologia atual tenha um atraso de 25ps com uma carga apropriada e uma entrada de ~ 25ps.
Ignorando o atraso para passar por blocos ESD / circuitos; este portão só pode dirigir ~ 2-3fF. Para armazenar em buffer isso até um nível apropriado na saída, você pode precisar de muitos estágios de buffer.
Cada estágio do buffer terá um atraso de cerca de ~ 20ps com uma fanout de 4. Portanto, você pode ver que rapidamente perde o benefício de portões mais rápidos quando precisa amortecer tanto a saída.
Vamos apenas assumir que a capacitância de entrada através do fio de proteção ESD + (a carga que cada porta deve poder conduzir) é de cerca de 130fF, o que provavelmente é muito subestimado. Usando fanout de ~ 4 para cada estágio, você precisará de 2fF-> 8fF-> 16fF-> 32fF-> 128fF: 4 estágios de buffer.
Isso aumenta o atraso da NAND 25ps para 105ps. E espera-se que a proteção contra ESD no próximo portão também adicione um atraso considerável.
Portanto, existe um equilíbrio entre "usar a porta mais rápida possível e armazenar em buffer a saída" e "usar uma porta mais lenta que, inerentemente (devido a transistores maiores), tenha mais acionamento de saída e, portanto, requer menos estágios de buffer de saída". Meu palpite é que esse atraso ocorre em torno de 1ns para portas lógicas de uso geral.
As CPUs que precisam interagir com o mundo externo obtêm mais retorno sobre seu investimento em buffer (e, portanto, ainda buscam tecnologias cada vez menores) porque, em vez de pagar esse custo entre cada porta, pagam uma vez em cada porta de E / S.