Compreender o momento do Shift Register

(Estou aprendendo o design do circuito digital. Com licença, se essa é uma pergunta ingênua.)

Na Wikipedia , encontrei o seguinte diagrama sobre o registro de turno do SIPO:

Pelo que entendi, esse registro de turno é feito de DFF (D Flip-Flop). O DFF é acionado na borda ascendente do período do relógio. Assim, para cada borda ascendente do Clocksinal, os dados do Data Inpropagarão através de um estágio do DFF.

Minha pergunta é: como o Clocké compartilhado por todos os DFFs, quando a borda ascendente chega, todos os 4 DFFs devem estar no estado acionado / transparente. Então, o que garante que os dados se propaguem através do only 1estágio do DFF em vez de 2 ou mais estágios?

Digamos:

• Td é o atraso interno para 1 estágio DFF para carregar dados de D para Q.
• Tré o tempo duradouro da borda ascendente do relógio. Veja abaixo a foto.

Eu acho que para limitar a propagação a 1 estágio, tem que ser:

Td < Tr < Td*2

Estou correcto?

Mas no link acima, diz:

Nesta configuração, cada flip-flop é acionado pela borda. O flip-flop inicial opera na frequência do relógio fornecida. Cada flip-flop subsequente reduz pela metade a frequência do seu antecessor, que dobra seu ciclo de trabalho . Como resultado, leva o dobro do tempo para a borda ascendente / descendente disparar cada flip-flop subsequente; isso atrapalha a entrada serial no domínio do tempo, levando à saída paralela.

Isso me deixa confuso sobre algumas coisas.

• O que halves the frequencysignifica isso ?
• Como um DFF pode ser caracterizado com uma frequência?
• Um DFF não funciona apenas na extremidade ascendente do relógio e, em geral, não se importa com a frequência com que o relógio está?
• E como a frequência pode estar relacionada ao ciclo de serviço? A frequência está relacionada ao período, enquanto o ciclo de serviço significa apenas a porcentagem de um período em que um sinal ou sistema está ativo . Não vejo relação entre frequência e ciclo de serviço.

ADICIONAR 1

Como Neil_UK disse em sua resposta abaixo, a citação wiki acima está completamente errada. E ele corrigiu a página da wiki.

Como EM Fields disse em sua resposta abaixo,

... nada mais pode acontecer até a próxima borda ascendente do relógio, já que a borda do relógio que fez o trabalho já morreu ...

A rigor, não existe uma borda vertical ideal para subir. Deve haver alguns, Trcomo mostrado na ilustração acima. Eu acho que para limitar a propagação do sinal através dos estágios DFF, a borda ascendente deve durar o tempo suficiente para o sinal se propagar através de um estágio e curta o suficiente para que o sinal não se propague até o próximo estágio.

Eu apenas acho que esse tipo de controle é muito complicado / delicado para ser verdade. Mas se é verdade, como é alcançado? (Acabei de colocar uma recompensa por esta pergunta.)

Minha pergunta é: como o Clock é compartilhado por todos os DFFs, quando a borda ascendente chega, todos os 4 DFFs devem estar no estado acionado / transparente. Então, o que garante que os dados se propaguem por apenas 1 estágio do DFF em vez de 2 ou mais estágios?

Considere os requisitos de tempo de um flip-flop D típico .

Como você pode ver, há vários parâmetros; da maior importância aqui são o tempo de configuração, tempo de espera e atraso de propagação .

A entrada (em D) deve ser estável durante o período mostrado (de $t_{su}$ para $t_h$)

Para esta parte específica, o tempo mínimo de espera necessário é de 3nseg. Esta é a quantidade mínima de tempo que a entrada deve permanecer estável atrás do relógio para garantir o desempenho (ou seja, D é transferido para Q)

Qualquer transição da entrada depois disso é efetivamente ignorada pelo dispositivo. Desde que o período do relógio seja maior que$t_{su}$ + $t_h$ funcionará corretamente.

Agora vamos ver os atrasos de propagação ($t_{plh}$ e $t_{phl}$)

Na folha de dados, esses são tipicamente 14 nsec:

Como esse evento ocorrerá além do requisito de tempo de espera, essa transição na próxima entrada D não terá efeito, pois a entrada agora está efetivamente bloqueada pelo mecanismo de feedback interno.

Observe que a taxa máxima que um registro de turno pode atingir é $\frac {1} {t_{su(min)} \ + t_{prop(max)}}$como a entrada D deve ser estável pelo menos durante o tempo de configuração após a saída Q anterior se tornar estável.

Desde que o atraso de propagação seja maior que o tempo de espera, ele pode ser ignorado pela taxa de clock máxima.

Portanto, o ponto principal é que, desde que o atraso de propagação de D a Q seja maior que o tempo de espera necessário, um único evento de relógio não pode se propagar por mais de um flip-flop.

Usando seu diagrama, o relógio acontece em algum momento $t_0$. A saída$Q_1$mudará após o atraso de propagação do primeiro flip-flop, mas como isso ocorrerá após o tempo de configuração de entrada no segundo flip-flop, desde que o atraso de propagação do primeiro flip-flop seja maior que o tempo de espera de entrada do segundo flip-flop (sempre é, na minha experiência), então a transição no Q1 (D do segundo flip-flop) não tem efeito para esse evento do relógio .

Esse link da wikipedia tinha uma descrição incorreta, era para uma divisão em cascata por 2 contadores. Eu já corrigi a entrada da Wikipedia para que ela descreva um registro de turno. Pode não ser a melhor descrição (feita em um minuto), mas pelo menos não está totalmente errada!

Para que os tempos funcionem corretamente, o tempo de espera na entrada D deve ser menor que o atraso de propagação do flip-flop menos a incerteza do relógio. Enquanto essa condição for verdadeira, os novos dados do flip-flop anterior não serão alterados até que o próximo estágio tenha bloqueado os dados.

Para um NXP 74HC74, vemos na folha de dados que o tempo de espera é o pior caso de 3ns e o atraso de propagação geralmente é de 14ns, portanto, uma inclinação do relógio de até 11ns não causará um problema (a 5V) com esses tempos. Observe, no entanto, que o atraso de propagação normalmente não é mínimo; portanto, as margens de uma determinada peça podem ser muito mais apertadas; no entanto, por razões bastante óbvias, a maioria dos chinelos D é projetada para que esse tipo de coisa funcione no tempo certo, pois obter uma particularmente rápida também provavelmente têm requisitos de tempo de espera mais curtos.

Os DFFs não são transparentes, eles operam na extremidade do sinal do relógio. A borda do relógio deve ser rápida o suficiente para que os circuitos funcionem corretamente.

Um exemplo é mostrado abaixo:

O primeiro estágio é ativo durante a fase baixa do relógio. Quando o relógio aumenta, os primeiros inversores conectados trava (trava) armazenam o estado atual e a entrada é desconectada pela porta de transmissão deixada para o nó X. Ao mesmo tempo, o segundo TG se torna transparente e aciona a segunda trava. Assim que o relógio baixa novamente, o segundo trinco retém o valor.

No circuito retirado da Wikipedia, os flip-flops formam um registro de deslocamento, todos eles operam na mesma frequência. Eles poderiam ser usados ​​como contadores ou divisores de clock, no entanto, uma configuração diferente seria usada para isso.

Simplificando, não há nada para impedir a situação que você descreve, exceto pelo conhecimento do próprio designer ao construí-lo. Lembre-se de que existe um atraso finito entre o disparo do limite do relógio e a alteração da saída, geralmente denominada clk-to-q ou clk-to-out.

Com um DFF comum do estilo Transmission-Gate (hoje mais usado nos CPUs) na tecnologia atual, você provavelmente encontrará a situação que descreve. É conhecido como violação de retenção.

De fato, violações de retenção são as mais mortais para os chips digitais. Se houver uma violação de configuração, você pode simplesmente desacelerar o relógio até que o caminho lento pare de falhar. Mas, se houver uma violação de espera, geralmente não há nada a ser feito (a menos que você coloque medidas à prova de falhas, como bordas móveis do relógio por registro). Por serem tão mortais, é normal acolchoar furiosamente para evitar violações de espera. Portanto, se você tem um caminho de ciclo (digamos 400ps a 2.5GHz), isso é apenas flop-> flop; não há razão para não usar alguns buffers. Isso é de fato encorajado.

Outros também afirmaram que os DFFs não são transparentes. Isso certamente depende do DFF , a maioria dos FLs do VLSI hoje tem uma transparência de alguns picossegundos. Outros são intencionalmente modificados para permanecerem transparentes por mais tempo (emprestando flip flop - concedendo tempo adicional para a configuração e também forçando você a manter os dados válidos por mais tempo) atrasando o relógio principal em relação ao escravo.

Se o sinal pular no flip-flop, seria considerado um caminho de ciclo 0. Isso geralmente é considerado uma 'violação de retenção', o que significa que os dados não foram mantidos por tempo suficiente.

Os tempos de configuração e espera de cada flip-flop são diferentes. Se eles foram projetados para uso em um registro de turno, eu quase posso garantir que eles terão um tempo de espera negativo (atrasar o relógio para a trava secundária em relação à trava principal; fazer com que a trava principal feche mais cedo e se torne não transparente, algum tempo antes que a trava do escravo fique transparente). Ou isso, ou o clk-> desses chinelos pode demorar muito mais que o tempo de espera. Ou eles inseriram atraso entre os estágios; no caminho de dados ou no caminho do relógio (invertido).

É muito simples corrigir esse problema. De fato, existem muitas, muitas, muitas maneiras de resolver o problema. Dois simples: Basta inserir um atraso apropriado entre cada estágio do flip-flop. Ou, coloque um atraso entre o relógio em cada flip-flop no registro de turno; a partir do último da cadeia. Isso garantirá que cada flip-flop pegue os dados estáveis ​​do flip-flop anterior.

Este esquema mostra a lógica dos portões de transmissão e dos inversores de transmissão logo após a borda ascendente ativa do relógio, que controla a série de comutadores com capacidade de armazenamento suficiente para permitir que um comutador de feedback mantenha ativamente esse nível lógico isoladamente da entrada.

Três (3) etapas dos flip-flops D são mostradas abaixo como parte ou um Shift Register que pode ser Saída serial paralela (SIPO) ou Saída serial serial (SISO)

Embora o relógio seja invertido para acionamento bipolar dos portões de transmissão, ele é mostrado simbolicamente como um controle de relé para uma compreensão simplificada.

^{simular este circuito - esquemático criado usando o CircuitLab}

Esta é realmente uma pergunta muito boa! Para saber como o DFF funciona, clique aqui , para sincronização e transição do relógio, você encontrará aqui a resposta que diz o seguinte

A ação do gatilho Schmitt na entrada do relógio torna o circuito altamente tolerante aos tempos de subida e descida mais lentos do relógio.

A implementação dessa ação de Schmitt removerá ao máximo a metaestabilidade durante a transição do relógio. Portanto, o relógio logicamente aumentará apenas uma vez, fazendo com que o gatilho verifique seu estado apenas uma vez. Para a frequência do relógio, os DFFs geralmente têm valores mínimo e máximo em suas folhas de dados para garantir a propagação síncrona do sinal dentro de seus elementos lógicos.

Na configuração do SIPO, sua tarefa é garantir que o atraso de propagação através do DFF seja menor que o período do relógio, além de alguma folga para garantir que o sinal seja estável no fio conectado à entrada D do próximo DFF.

Quando a entrada do relógio de um flip-flop do tipo "D" fica alta, o estado da entrada D - naquele instante - será transferido para a saída Q e Q permanecerá nesse estado, independentemente de quaisquer alterações em D até a próxima ponto alto do relógio.

Uma trava transparente, por outro lado, opera com Q seguindo D enquanto o relógio está alto e, em seguida, travando o estado de D em Q no instante em que o relógio fica baixo.

No circuito que você mostra, o relógio está em paralelo com todos os dflops; assim, quando o limite do relógio alto aparecer e o conteúdo de D for transferido para Q - e, portanto, para D do estágio seguinte - nada mais poderá acontecer até a próxima borda ascendente do relógio, já que a borda do relógio que fez o trabalho já morreu.

A seguir, é apresentado o seu circuito com alguns drivers e sua resposta ilustrada com um diagrama de tempo.

Observe que os estados de saída dos estágios anteriores são propagados pelos estágios seguintes apenas uma vez para cada borda do relógio crescente.

O modo como funciona é que cada DFF é ativado por um período muito curto. Para transformar uma trava em um flip-flop, use algo como o seguinte circuito em seu sinal de habilitação. O relógio está conectado como entrada. Quando você atinge a borda ascendente, apenas um pulso muito curto é gerado. Suponha inicialmente que o relógio esteja em 0. As saídas dos portões NOT para a porta AND estão altas. Quando você obtém a borda ascendente do relógio, as duas entradas no portão AND são altas, gerando seu sinal de alta habilitação. No entanto, logo depois disso, o relógio se propaga pelos portões não e a saída do portão AND fica baixa novamente.

Você pode cronometrar isso com bastante precisão, escolhendo as dimensões do transistor nas portas NOT. O pulso de ativação é o comprimento certo para o sinal mudar uma vez no seu registro de turno e não ter propagação múltipla. Isso depende do processo, é claro, e é bastante complicado de acertar.