Como uma DRAM é volátil com capacitores?

Existem algumas coisas que eu entendo:

1. A DRAM armazena cada bit de dados em um pequeno capacitor com alguma diferença de potencial.
2. A menos que o capacitor esteja conectado à extremidade de baixa tensão, a diferença de potencial deve permanecer a mesma.

Por que precisamos atualizar a diferença de potencial armazenada no capacitor na DRAM?

OU

Por que e como o capacitor perde a carga na DRAM? (Os capacitores estão conectados às extremidades de baixa tensão?)

Os capacitores não deveriam pertencer à diferença de potencial e a DRAM deveria funcionar como memória não volátil por causa disso?

Atualizar:

Além disso, se você puder responder ao ponto levantado por Harry Svensson nos comentários:

• Por que os capacitores em DRAM precisam ser atualizados, mas os capacitores nas portas dos FPGAs analógicos de alguma forma retêm sua carga?

Nos dois casos (EEPROM / flash e DRAM), é usado um capacitor pequeno (femtofarads). A diferença é a maneira como o capacitor está conectado.

No caso de DRAM, ele é conectado à fonte ou dreno de um MOSFET. Há um pequeno vazamento no canal do transistor e a carga vaza em um período relativamente curto de tempo (segundos ou minutos à temperatura ambiente). Geralmente, as células são especificadas para serem atualizadas a cada 64ms, portanto, mesmo em alta temperatura, os dados são mantidos de maneira confiável. A leitura dos dados geralmente é destrutiva e, portanto, precisa ser reescrita após cada leitura.

No caso de uma célula flash ou EEPROM, usada para armazenar dados de configuração, o capacitor é conectado à porta de um MOSFET. O isolamento do portão / capacitor está muito próximo da perfeição e a pequena carga será mantida por muitos anos, mesmo em alta temperatura. A desvantagem é que algum método, como o tunelamento quântico, deve ser usado para alterar a carga no "portão flutuante", e esse é um processo muito mais lento, lento demais para ser prático para a memória de trabalho. A leitura é rápida e não destrutiva, pelo menos a curto prazo. O uso do tunelamento expõe o isolador do portão a um gradiente de tensão relativamente alto e expõe os modos de falha em que a célula se desgastará efetivamente após várias gravações (normalmente especificadas como 10 ^ 3 a 10 ^ 6 ou mais).