Colocação de capacitores de derivação após o VCC atingir o IC

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Tenho uma pergunta sobre capacitores de desvio e seus possíveis posicionamentos.

Estou projetando o que espero ser um PCB de dupla face, que tenha o VCC e a grande maioria das linhas de dados de um lado, com a maioria do outro lado como um plano GND que o primeiro lado pode acessar conforme necessário.

Eu encontrei uma foto de um PCB online que está fazendo coisas semelhantes que eu quero alcançar, que é a interface principalmente de peças de 3,3V em um PCB projetado para acasalar com um host de 5V. Como tal, possui 3 ICs da família SN74LVCH16245A para realizar a conversão do nível de sinal de 5V para 3,3V e vice-versa.

Eu achei a maneira como o projetista fez com que os capacitores de bypass fossem elegantes - parece que existe um pequeno plano VCC criado sob os ICs SN74LVCH16245A e que as linhas VCC nos ICs estão conectadas a esse plano no lado oposto de seus pinos , com os capacitores de derivação, em seguida, conectados ao pino no lado normal e, em seguida, a outra conexão do capacitor de derivação ordenadamente se encaminha para o outro lado para o GND.

Eu desenhei uma caixa sobre os ICs SN74LVCH16245A na imagem abaixo:

Fiz um diagrama do que acho que está acontecendo abaixo:

Minha pergunta é: é possível colocar capacitores de derivação após o VCC no PCB atingir os pinos VCC no IC? Eu pergunto, porque nunca vi capacitores de derivação colocados assim, ou aconselhados a serem colocados assim. Em todas as ilustrações que eu vi, a linha VCC chega ao pino VCC no IC da direção normal que todas as outras linhas de dados. E os capacitores de derivação estão sempre entre o VCC de entrada no pino e o pino do VCC no próprio IC, mas nunca depois, conforme a ilustração abaixo:

Se é verdade que é correto colocar capacitores de bypass dessa maneira, seria possível combinar esse projeto com a colocação de capacitores de bypass como "pontes" sobre pinos de dados adjacentes dos CIs, não? Conforme ilustração abaixo?

Alguém poderia me dar uma idéia sobre se isso está ok ou se eles têm uma sugestão melhor de como colocar capacitores de desvio?

Obrigado!

capacitor bypass

— Alister Smith
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Desconfie de formar laços no caminho de desacoplamento que PODEM ser capazes de atuar como radiadores (ou receptores). | Impedância do pino para todos os sumidouros / fontes relevantes. Como Mattman944 diz - limpe fisicamente depois que um pino estiver OK - é a impedância de tampa para pino, tampa para recarregar a fonte, tampa para fonte (s) de ruído que importam. Você obtém uma "soma vetorial" de caminhos de proteção e de origem à medida que move o limite. A posição elétrica não tem mágica, desde que os resultados gerais da impedância não sejam muito afetados.

— Russell McMahon

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O que é importante é ter um caminho de baixa indutância entre o capacitor de desacoplamento e o pino IC. Qualquer indutância reduz a eficácia da capacitância. Colocar o capacitor "depois" do rastreamento da fonte significa que o capacitor precisará ser recarregado por uma indutância mais alta, mas não consigo ver por que isso importaria.

Baixa indutância = traços curtos e largos. O traço realmente amplo sob o IC tem uma indutância bastante baixa, portanto, colocar os desacopladores à esquerda e à direita do IC em seus diagramas geralmente é eficaz. Parece possível que suas alternativas sejam igualmente eficazes, assumindo que outras coisas não foram comprometidas.

Observe que a indutância e o capacitor formam um circuito ressonante; o filtro não será eficaz na frequência ressonante. Portanto, os designers geralmente usam vários valores de desacopladores para resolver isso. Como 0,1 uF e 0,01 uF, ou para uma placa de alta frequência, talvez 0,01 e 0,001 uF

Existem ferramentas de alta tecnologia (ou seja, caras) para analisar a eficácia do seu desacoplamento. Eu nunca os usei pessoalmente, eles surgiram depois que eu parei de desenhar as placas.

— Mattman944
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Geralmente, vários valores de desacopladores não são uma boa ideia, a menos que estejam separados por um par de três décadas (você obtém interações ressonantes irritantes que agem para deixar uma frequência ou três basicamente não filtradas, Ott discute isso em detalhes na Engenharia de compatibilidade eletromagnética )

— ThreePhaseEel

@ThreePhaseEel - Interessante, eu não acho que esteja na minha versão antiga do livro de Ott, vou verificar. Fiz o curso EMC do próprio homem nos anos 80, quando meu empregador pagava por cursos úteis, depois tudo era uma porcaria de RH. Os EEs mais jovens que criaram quadros para mim usavam ferramentas de modelagem para otimizar os desacopladores, isso geralmente envolvia vários valores.

— 26619 Mattman944

No livro atual, são 11.4.3 / 11.4.4

— ThreePhaseEel

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RE: "a indutância e o capacitor formam um circuito ressonante, o filtro não será eficaz na frequência ressonante". Isto está incorreto. Esta é uma ressonância em série e a impedância chega a 0 na frequência ressonante, portanto o filtro será mais eficaz nessa frequência. Acima da ressonância, o indutor se torna dominante e a impedância aumenta. Também é possível que dois capacitores de desvio em paralelo possuam uma "anti-ressonância" em que a capacitância de um seja paralela à indutância do outro, causando uma impedância muito alta. Mas para um único limite, a ressonância é boa.

— O fóton

@ThreePhaseEel, o conselho de, digamos, Murata, é garantir que seus capacitores paralelos estejam separados por menos de uma década para evitar anti-ressonância. É quando há muita diferença de valor que você provavelmente terá problemas.

— O fóton

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Depois de entender como fazer alguns gráficos de impedância do seu layout, você pode variar a indutância do traço 0,5nH / mm e escolher os valores de limite com s-parms ou ESR e calcular a impedância do plano de potência ou não.

Mas lembre-se de que a ressonância sempre ocorrerá onde você menos desejar. ( Lei de Murphy)

— Tony Stewart Sunnyskyguy EE75
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@ Sunnysyguy Obrigado por fornecer os gráficos de ressonância. As pessoas precisam vê-las, para serem lembradas da mentalidade "isso não é mágico".

— Analogsystemsrf 26/05/19

Sim, não é difícil simular isso. Apenas uma curva de aprendizado sobre propriedades geométricas e uma busca por desacoplamento dos parâmetros s do capacitor. Costumávamos colocar cegamente os limites na lógica, mas com o SMPS ripple e o acréscimo de limites, seria possível piorar ou não melhorar.

— Tony Stewart Sunnyskyguy EE75

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Não importa. Não pense em termos de "a corrente que vai para o IC da fonte de alimentação recarrega o capacitor de desacoplamento a caminho do IC". Isso não segue nenhuma analogia mecânica com a qual possamos estar acostumados, como o tanque de reserva de um compressor de ar, os reservatórios de água ou os trens de suprimento.

Pense em análises separadas de CA e CC dos circuitos. Para correntes CC / baixa frequência, a fonte de alimentação alimenta o capacitor. Sob CA / altas frequências, a verdadeira fonte de alimentação é um circuito aberto e a fonte de alimentação efetiva é realmente o próprio capacitor.

Você tem duas variações diferentes dos circuitos que são executadas umas sobre as outras, então o que realmente importa é a distância mínima do loop entre o componente e o capacitor. O caminho da corrente CC que atualiza o capacitor não toca no caminho da corrente CA que o capacitor está realmente fornecendo. As correntes CC que passam pelo capacitor antes de chegar ao IC são irrelevantes.

Isso é abordado com mais detalhes no livro Engenharia de Compatibilidade Eletromagnética de Henry Ott, na seção 11.7

— DKNguyen
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Depois está tudo bem. Talvez o projetista de PCB tenha usado essa abordagem para reduzir a área de loop do bypasscap IC +. Áreas de loop menores requerem menos energia para combater a indutância (menor).

Verifique nos capacitores X2Y e como o fluxo de correntes pelas vias PCB adjacentes pode minimizar a indutância e melhorar o desvio.

Você está explorando um tópico crucial para a fidelidade de dados de alta frequência. Desenhe a topologia 3_D (não 2_D, mas 3_D) e examine o volume total fechado. Minimizar esse volume é a chave para o armazenamento mínimo de energia e, portanto, a indutância mínima.

— analogsystemsrf
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Hum, duvido que seja realmente o volume. Ainda deve ser uma área de superfície, mesmo para 3D. Por exemplo, um par diferencial torcido em espiral encerra um volume de um cilindro, mas a indutância ainda é pequena porque os campos opostos se cancelam.

— jpa

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Se o objetivo geral for baixo esr bypass. Um plano de potência e terra em tamanho real é altamente recomendável, resultando no menor resultado de ESR. Portanto, o posicionamento das vias que conectam as tampas de derivação é o mais importante. Você deseja que o vcc e o gnd via sejam o mais próximo possível dos capicators. E para os CIs, você quer as vias o mais próximo possível das guias. Esse design resultará no menor ruído e no sistema mais estável.

Assim, para a sua pergunta para um design de duas camadas, é muito cuidadoso pensar em rotear tudo. Eu recomendo adicionar uma potência interna e um plano de aterramento. Se não puder, considere derramar gnd de um lado e ligar o outro, e mantenha espaço para que a chuva permaneça conectada.

— user850688
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De qualquer maneira, tudo bem, a única coisa importante é colocá-los perto dos pinos.

O que eu pensaria mais é se você realmente quer um grande avião GND de um lado do tabuleiro. Tratamos o GND como se fosse um 0V mágico que pode afundar coisas infinitas. Na realidade, todas essas conexões GND realmente precisam fluir através desse plano.

Isso significa que você tem várias tensões viajando pelo mesmo caminho. Seu avião GND terá diferentes potenciais, que não são 0V. Isso nem sempre é grande coisa, mas se o ruído é algo com que você está preocupado, certamente é algo que você precisa observar.

Ter caminhos de retorno isolados para alguns componentes é uma ótima idéia.

— hekete
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“Isso significa que você tem várias tensões viajando pelo mesmo caminho. Seu avião GND terá diferentes potenciais, que não são 0V. ”Mas, considerando que tem uma resistência muito baixa, não deveria ter quase a mesma voltagem em todos os lugares? Obviamente, para circuitos analógicos muito precisos "quase" pode não ser bom o suficiente.

— Michael