De onde vem o limite de entrada VDD + 0.3V nos chips IC?

Há uma variedade de circuitos integrados que especificam que a tensão de entrada pode abranger uma faixa bastante ampla (máxima absoluta), por exemplo, -0,3V a 6,0V ( ref , pdf, página 4) e, em seguida, possuem uma "Tensão de entrada em qualquer pino" restrição que depende da tensão de entrada, por exemplo, -0,3V a VDD + 0,3V.

Isso, na verdade, faz com que o chip não seja E / S tolerante a tensões que excedam a tensão de entrada em mais de 0,3V, mas estão dentro das especificações máximas absolutas do que a tensão de entrada permite e me força a aplicar algum tipo de nível externo circuito de mudança para essas entradas.

Então, qual é o motivo prático para esse tipo de limitação nas especificações dos pinos de E / S do circuito integrado?

Provavelmente, existe um diodo de proteção ESD conectado entre o pino de entrada e a rede VDD no chip, de modo que seja normalmente polarizado inversamente (um esquema mostrando a configuração é dado na resposta de Peter Smith). A idéia é que, quando houver um evento ESD positivo, a corrente fluirá para a rede VDD de impedância mais baixa, onde causará menos danos do que se tudo for despejado na única porta CMOS que está conectada ao pino de entrada.

Como o limite é VDD + 0,3 V, é provável que, no seu dispositivo, o diodo seja do tipo Schottky em vez de uma junção PN. Com uma junção PN, geralmente você vê um limite de VDD + 0,6 V ou mais.

Se você aplicasse uma tensão de entrada acima de VDD (em mais de 0,3 ou 0,4 V) neste dispositivo, encaminharia esse diodo com polarização direta e consumiria uma corrente alta de sua fonte. Isso pode danificar sua fonte ou, se a fonte fornecer corrente suficiente, aquecer o chip a ponto de danificá-lo.

Se você usar um resistor para limitar a corrente no pino de entrada nessas condições, poderá achar que o circuito funciona bem. Ou, especialmente se o chip é de potência muito baixa, você pode encontrar o chip inteiro (e talvez outras coisas conectadas ao mesmo VDD) sejam energizados pelo pino de entrada, o que geralmente leva a comportamentos não intencionais.

Isso ocorre devido aos diodos de proteção de entrada.

Uma entrada típica é semelhante a esta (inversor CMOS mostrado):

^{simular este circuito - esquemático criado usando o CircuitLab}

Os diodos nas peças mais recentes são dispositivos schottky. Esses diodos são para eventos transitórios curtos e de baixa energia e não conseguem lidar com muita corrente (alguns mA em geral).

A queda de 0,3V vem dos diodos de fixação Schottky usados ​​para proteger os pinos do chip. Esses diodos geralmente se conectam entre cada pino e os dois trilhos de energia. Se eles forem direcionados para a frente em mais de 0,3 V, podem ser correntes grandes e arbitrárias.

Os diodos são projetados para absorver correntes transitórias produzidas por ESD, que representam quantidades limitadas de energia com as quais eles podem manipular, protegendo os portões sensíveis do MOSFET contra sobretensão. Mas se você os acionar com uma fonte de baixa impedância, você rapidamente despejará mais energia do que eles podem suportar.

Na verdade, os diodos de fixação Schottky e o VDD + 0.3V estão presentes pela mesma causa raiz e isso é SCR Latch-up . O design de todos os CIs CMOS, na verdade, cria um par de transistores BJT intrinsecamente. Simplesmente resulta da disposição dos substratos de silício do tipo p e do tipo n. Esta imagem do universo VLSI mostra bem:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Você recebe dois transistores BJT intrínsecos, Q2 e NPN, e Q1, um PNP. Observe que eles compartilham o poço N e o poço P, mas esse arranjo específico forma algo chamado Retificador Controlado por Silício ( SCR ). De qualquer forma, isso não é desejado, mas um efeito colateral infeliz dessa arrogância. Não é um problema se certas regras forem seguidas.

Um SCR típico possui três terminais, ânodo, cátodo e porta. Em geral, é polarizado para a frente para alguns dispositivos que devem ser controlados com uma tensão positiva no ânodo em relação ao cátodo; no entanto, o SCR bloqueará qualquer corrente, a menos que o gate seja ativado. Para ativar o Gate, ele deve subir através de um limite que, neste projeto, será a tensão do ânodo. Uma vez que a trava estiver ativada, ela permanecerá acesa, mesmo que o Portão caia. Ele permanecerá ligado até a tensão do ânodo cair para perto da corrente zero. Para o CMOS IC, o cátodo é semelhante aos chips GND, o ânodo é o trilho VDD e os Gates são os pinos de E / S. Esse é o ponto crucial, se qualquer pino de E / S subir muito acima do VDD, ele habilitará a trava e criará um curto entre VDD e GND, causando uma quantidade muito grande de corrente e essa corrente manterá a trava queimando o IC.

Para ajudar na proteção contra pequenos picos transitórios, os diodos Shottky são adicionados às linhas de E / S para fixar a entrada em GND - 0,3V e VDD + 0,3V dentro da zona segura. Esses diodos podem suportar apenas uma pequena quantidade de corrente e ainda pode ser necessária uma fixação externa para um design mais robusto.

Para obter mais informações, o EEVblog fez um ótimo tutorial sobre isso: EEVblog # 16 - Tutorial de trava do CMOS SCR