Como colocar o capacitor de desacoplamento no PCB de quatro camadas?

Pesquisei um documento de tecnologia sobre a colocação de capacitores de desacoplamento e a ideia principal é mostrada na figura a seguir:

Eu acho que é razoável, mas tenho que colocar o capacitor de desacoplamento e o MCU na mesma camada? não é conveniente colocar outros dispositivos. Então, eu escolhi colocar o capacitor de desacoplamento na camada inferior

Meu PCB é um de quatro camadas (sinal-potência-sinal-GND) e, quando eu dividir as camadas de potência e de tensão, as duas vias que fecham os pinos do MCU na imagem acima não serão incluídas na rede de potência e na camada de tensão. Tem o mesmo bom desempenho que o caso f na figura um? Eu tenho que tomar indutância de vias neste caso?

Esse é um problema complexo para analisar e muitas partes dele são importantes apenas quando você encontra um problema em uma frequência específica em um produto específico que ninguém sabe como consertar.

Embora essa resposta seja uma espécie de argumento, aborda algumas suposições. Estamos falando de limites de desvio, que apenas preocupam com o ruído de alta frequência e não com grande consumo de energia. O ruído de alta frequência é melhor tratado com o uso de tampas de cerâmica monolíticas (VHS menos preocupante, pois é apenas a sua impedância mínima possível). Fluxos de energia maiores precisam de tampas de tântalo maiores. Veja o desempenho da frequência aqui:

Você pode usar o SFR (frequência auto-ressonante) para sua vantagem. Se você tiver algum problema com o vazamento de um relógio de 1 GHz, pode começar adicionando outro limite de desvio que seja auto-ressonante um pouco acima de 1 Ghz. 0402 10pF (por experiência, não no gráfico) são bastante auto-ressonantes em torno de 1Ghz.

No entanto, isso é apenas parte da história. O que acontece em frequências mais altas? A indutância montada desempenha um papel e é aí que o layout também entra em jogo entre as camadas no quadro. Por exemplo, uma camada de energia e uma camada de terra na placa com uma tampa SMD tem o seguinte modelo de loop de indutância montado - mostrado em vermelho:

Em um exemplo de 2 planos (potência / gnd) no FR4, você pode ver que em altas frequências até a montagem do capacitor pode fazer uma grande diferença. O traço preto está sem a tampa. O azul e o vermelho mostram duas topologias de montagem diferentes que mostram diferentes indutâncias de montagem.

As anti-ressonâncias podem causar mais problemas a taxas elevadas. E você pode pensar que não se importa com ruído de 1 GHz +, mas a FCC pode, e se você quiser bordas limpas em seus sinais digitais de 500 MHz, precisará de muitos harmônicos para essa onda quadrada. Por exemplo, um relógio de 100Mhz para aumentar 0,5nS precisa de pelo menos um harmônico de 900Mhz.

E o próprio pacote? Você possui drivers de saída, pinos de entrada, fios de ligação, pinos de aterramento, pinos de alimentação ... (fyi ecb = pcb)

Um modelo completo seria semelhante a este (incluindo efeitos de acoplamento cruzado). O plano da cavidade é onde o dado seria representado. (Ignore a peça com o L + R equivalente para o pacote Bypass Cap - aquele bit para um ic ligado a algum bypass a bordo que não é o caso para esta pergunta).

Usando sondas de microondas, um analisador de rede de alta frequência e dispositivos especiais de calibração de TDR, o impacto do pacote em termos de potência / planos de terra e acoplamento cruzado pode ser estimado.

Agora, além de tudo, temos a sua pergunta sobre onde colocar a tampa. Encontrei um bom artigo de Howard Johnson, que mostra como fazer um modelo do sistema e como analisá-lo e medi-lo. Aqui está um exemplo de layout e como analisar cada parte e otimizá-la.

Infelizmente, a apresentação não aborda seu caso específico de IC para vias ou IC para captar para vias. Você pode brincar com o modelo e ver o que fornece mais desvios, mas lembre-se dos efeitos de limite e do poder para o acoplamento do plano de aterramento. Minha aposta é que se o chip é sua fonte de ruído, minimizar toda a indutância entre o dado e a tampa forneceria os melhores resultados, supondo que as vias para a tampa também sejam próximas e simétricas, como no caso F.

EDIT: Ocorreu-me que eu deveria resumir todas essas informações. A partir da discussão, você pode ver que existem muitos aspectos do trabalho de alta frequência que requerem consideração cuidadosa:

• tipo de capacitor escolhido (tamanho, material e valor da embalagem)
• a capacitância e anti-ressonância do próprio plano Power-Ground
• a indutância de montagem dos capacitores (existem pacotes especiais de tampas de alta frequência SMD como ICD / X2Y)
• projetos digitais precisam de uma quantidade surpreendente de harmônicos de alta frequência
• Tipo de embalagem IC
• por fim, o layout

$L_2=L_4=0$$L_1=L_3=minimum$

$L_2=L_4\ne0$$L_1=L_3=small$

Além disso, este modelo mostra por que o layout deve ser o mais simétrico possível para tornar a tampa de desvio mais eficaz para reduzir os picos de aterramento e de alimentação, mantendo os caminhos de terra e de energia o mais semelhante possível.

Seu objetivo ao posicionar o capacitor é reduzir a impedância CA dos trilhos de alimentação. Você deseja fazer todas essas coisas:

• minimizar a resistência
• minimizar a indutância
• maximizar a capacitância

Supondo que os comprimentos dos traços sejam razoavelmente curtos e grossos, a resistência será insignificante em relação à indutância. Adicionar mais capacitância é fácil. Minimizar a indutância é a parte mais difícil.

Calcular a indutância exatamente é complexo, mas há uma regra mais simples: a indutância é proporcional à área delimitada pelo loop no qual a corrente flui. Como em altas frequências, a indutância (não a resistência) dos trilhos de potência é a impedância mais significativa, seu objetivo é garantir que a indutância através da tampa de desacoplamento seja menor que a indutância em todo o resto. Idealmente, por uma grande margem, pois o que você está fazendo essencialmente é um filtro que atenua o ruído de alta frequência gerado pelo IC para os trilhos da fonte de alimentação.

^{simular este circuito - esquemático criado usando o CircuitLab}

Se você colocar C1 na parte inferior, estará adicionando mais indutância em L3 exigindo que a corrente de ruído passe pelas vias. É pior do que colocá-lo no topo, mas é bom o suficiente? Depende da sua aplicação e da quantidade de ruído que você pode tolerar.

Se você tiver quatro vias como no layout proposto, seria melhor ter todas as quatro conectadas aos planos de energia. Além disso, mantenha-os o mais próximo possível dos blocos, para que você nem precise de traços para conectá-los. Isso minimizará a indutância geral. Você não precisa se preocupar em fazer as correntes de ruído "ultrapassarem" o capacitor. A indutância dos trilhos de alimentação (L2) forçará a corrente de alta frequência a fazer isso, pois os trilhos são muito maiores e têm muito mais área de circuito. Em vez disso, concentre-se em minimizar a indutância em seu capacitor (L1, L3).

Além disso, lembre-se de que, embora o aumento de L2 melhore o filtro, se você fizer isso movendo as vias que conectam o capacitor aos planos de energia distantes (como no exemplo F), faça isso incluindo uma antena de loop no seu layout. Isso resultará em pior desempenho EMI e pior retorno do solo. Se você precisar adicionar impedância aqui, use um resistor ou um indutor com baixo vazamento. Raramente eu acho que isso é necessário: inspecione algum layout de alta velocidade, como uma placa-mãe de PC em torno da CPU, e você não encontrará nenhum L2 ou R2 além do inevitável e intrínseco ao layout. Se você deseja adicionar outro componente, por que não adicionar outro capacitor de desacoplamento, que dobrará a capacitância e reduzirá pela metade as indutâncias indesejadas?

As cargas elétricas fluem através de muitos caminhos.

Tento imaginar o caminho que os elétrons percorrem cada vez que o chip puxa um pulso de energia através de um par de pinos de energia - um positivo e o outro GND. Para cada capacitor em toda a placa, os elétrons trafegam em um caminho fechado (um circuito) daquele capacitor, passando por algum caminho até um pino de energia e saindo pelo outro pino de energia de volta ao mesmo capacitor.

A área total do loop desse caminho fechado é proporcional à sua indutância.

Os caminhos com menos impedância carregam automaticamente mais cargas. Contanto que você forneça pelo menos um caminho com baixa impedância, as cobranças tirarão vantagem automaticamente dele.

Se esse caminho incluir algum condutor amplo, como um plano de terra, existem muitos caminhos possíveis através desse plano. No início do pulso, as cargas tiram vantagem automaticamente de qualquer caminho específico através desse condutor, minimizando a área do loop e a indutância minimizada - isso é uma coisa boa.

Eu tinha um PCB em que os capacitores do ADC estavam do lado oposto da placa do ADC. Medi significativamente menos ruído depois de retirar esses capacitores e adicionar capacitores aos pinos de energia do ADC no mesmo lado da placa. Entendo que a melhoria se deve inteiramente à eliminação da indutância.

as duas vias que fecham os pinos do MCU na figura acima não serão incluídas na rede de energia e na camada de GND.

Parece haver 4 casos.

1. O capacitor fica sobre os pinos de alimentação do IC no mesmo lado da placa. O loop vai do capacitor, em um pino de energia, para o outro pino de energia, de volta ao capacitor. Para a maioria dos chips, isso fornece a menor área de loop, minimizando a indutância.
2. O capacitor fica no lado oposto da placa e as 4 vias entre ele e o chip são conectadas aos planos de energia e GND. O loop vai do capacitor, passando por 2 vias em paralelo, em um pino de força, saindo pelo outro pino de força, passando pelas outras 2 vias em paralelo, de volta ao capacitor.
3. O capacitor fica no lado oposto da placa e as duas vias entre ele e o chip são conectadas aos planos de energia e GND. O loop vai do capacitor, através de uma via, em um pino de energia, para fora do outro pino de energia, através da outra via, de volta ao capacitor.
4. O capacitor fica no lado oposto da placa e as 2 vias entre ele e o chip são cuidadosamente isoladas dos planos de energia e GND. 2 outras vias conectam o capacitor aos planos de energia e GND. Isolar vias para que não se conectem à energia ou aos aviões GND só pode aumentar a impedância total da rede, piorando o retorno à terra - não vejo motivo para fazer isso.

(2) e (4) têm as vias dispostas exatamente nos mesmos locais, ocupando exatamente o mesmo espaço.

Alguns dispositivos digitais de alta velocidade e alguns analógicos de alta precisão exigem que você use (1) - as outras opções não funcionarão. Esses dispositivos geralmente mencionam isso especificamente na folha de dados.

Alguns dispositivos funcionarão adequadamente com as opções (2) ou (3). Eles têm pior repercussão no solo e pior EMI / RFI / EMC, mas se o resultado ainda estiver bem abaixo dos limites da FCC e funcionar adequadamente, pode valer a pena para tornar o roteamento mais simples.

EDITAR:

Stevan Dobrasevic. "Freescale Semiconductor AN2127 / D: Diretrizes da EMC para sistemas de trem de força automotivo baseados no MPC500" na "Figura 2 Aplicativo de posicionamento de componente de dupla face MPC55x" recomenda o caso 2: capacitores no lado oposto da placa do processador, com o processador e o capacitores conectados diretamente aos planos positivo e GND com várias vias.

A dissociação é um dos tópicos menos compreendidos em engenharia.

"Evitando ruídos em uma PCB" tem algumas dicas para evitar ruídos em uma PCB. Em particular, "o particionamento e o layout de uma placa de circuito impresso mista", de Henry W. Ott, mostra exatamente onde as "correntes de ruído" estão localizadas, explica por que o isolamento cuidadoso do aterramento às vezes melhora as coisas e como corrigir o problema real (e conectar todos os motivos juntos para formar um plano de solo sólido) é o melhor. Isolar cuidadosamente uma via (ou qualquer outra parte do plano GND) do plano GND é contraproducente.

(A) esse caminho é o caminho de indutância mínima e não importa se você o isola com cuidado ou não do GND - a maioria deles percorre o mesmo caminho, independentemente de haver ou não uma conexão com o GND. Ou (b) existe algum outro caminho que possui uma área de loop menor, portanto menos indutância; nesse caso, isolar cuidadosamente a via GND tornará essa indutância pior (maior) e piorará a EMC / EMI / RFI.

Colocando um capacitor de desacoplamento, algumas coisas:

1. Ele deve estar fisicamente o mais próximo possível do pino de energia do IC.
2. Os traços que conectam a decapagem às vias PWR e GND devem ser espessos e tão curtos quanto possível.
3. Em seguida, vem se deve ser colocado em TOP ou BOTTOM? a resposta é que a decapagem deve ser colocada perto do plano de energia, para que possa tocar facilmente na energia que pode ser fornecida ao IC. Exemplo: se a Camada 2 do TOP é o plano de energia, coloque o IC na camada TOP, se a Camada 3 for o plano de energia do TOP, coloque o IC na camada inferior. para empilhamento simétrico.
4. Como os decaps também atuam como tanque para armazenamento de carga, os capacitores com menor valor de ESR (resistência efetiva em série), como o Tantalum SMD, oferecem melhor desempenho do que através dos orifícios.