VHDL: OR-ing bits de um vetor juntos

Eu quero OU os bits de um vetor juntos. Então, digamos que eu tenha um vetor chamado example(23 downto 0)e que eu queira OU todos os bits em outro vetor, existe alguma maneira de fazer isso que não envolva ir example(0) or example(1) or ...example(23)?

or_reduceé o que você deseja e está disponível em std_logic_misc. Suportado por A e X para FPGAs.

O Verilog possui um "operador de redução" conveniente que faz exatamente o que você está solicitando: |example[23:0]fornece o resultado de OR'ing de todos os bits do examplevetor.

Infelizmente o VHDL não possui esse operador. De acordo com a FAQ do comp.lang.vhdl , embora

Não há operador VHDL predefinido para executar uma operação de redução em todos os bits do vetor (por exemplo, para "ou" todos os bits de um vetor). No entanto, os operadores de redução podem ser facilmente implementados:

[pulando um exemplo que não lida com os valores 'X' e 'Z']

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );