Forma de feixe digital de banda larga prática para grandes matrizes em aplicações de radar

Compreendo a matemática por trás da formação de feixe digital, mas não tenho certeza de como esses sistemas são praticamente implementados. Por exemplo, em um radar FMCW de banda larga típico operando na banda S, a largura de banda de pulso (banda base) pode ser tão grande quanto 500 MHz. Para digitalizar esse sinal, você precisa de ADCs de alta velocidade, geralmente com frequência de amostragem de 1 GHz. Até onde eu sei, esses ADCs não são baratos.

Agora, se você digitou um URA (Uniform Rectangular Array) com 20 elementos de antena, é necessário replicar sua interface de RF 20 vezes! Esse front-end de RF normalmente inclui um LNA, um mixer e o ADC de alta velocidade.

Além disso, a enorme quantidade de dados produzidos pelo sistema acima é enorme, exigindo grande capacidade de memória e processamento.

Minhas perguntas são assim:

1. O cenário acima reflete como os sistemas práticos de formação de feixe são implementados ou é muito ingênuo? Estou perdendo algo fundamental aqui?
2. Existem truques de processamento de hardware / sinal que podem ajudar a reduzir os requisitos de hardware ou processamento nesses sistemas?

obrigado

Eu não trabalhei no design de tais sistemas antes, mas acho que suas noções estão no dinheiro. Especificamente, sim, os arrays de formação de feixe possuem front-ends de RF replicados muitas vezes. A complexidade dos radares de arranjos faseados contemporâneos é impressionante a esse respeito; existem projetos que possuem centenas de elementos de antena individuais, com níveis impressionantes de controle da resposta da matriz, usando várias técnicas de processamento de sinal.

E como você suspeitava, sim, esse tipo de abordagem não é barato. Os ADCs da classe Gigasample estão disponíveis comercialmente na faixa de alguns milhares de dólares, mas é possível que os terminais frontais de RF de baixa quantidade e personalizados, usados ​​em sistemas como esse, diminuam o custo. Mesmo assim, radares com esse tipo de capacidade são freqüentemente encontrados como subsistemas em sistemas maiores e muito caros (como um avião de caça de centenas de milhões de dólares).

No que diz respeito ao processamento de sinal digital de back-end, esse é um mercado bastante maduro que se desenvolveu nas últimas décadas. O objetivo principal é a densidade de processamento: obter o número máximo de FLOPS no menor volume. Afinal, esses radares são frequentemente usados ​​em aplicações com restrições de espaço, como aeronaves. Portanto, você verá muito do processamento feito em FPGAs personalizados e / ou computadores de placa única que podem ser empilhados compactamente em conjuntos de chassi padronizados (como VPX ou CompactPCI ).

ok - acho que a técnica que eu procurava é a formulação de uma abertura sintética como no Radar de Abertura Sintética (SAR). O 'truque', no caso geral, onde plataformas estáticas de alvo e radar estão envolvidas, provavelmente seria que todos os elementos da matriz estivessem fisicamente presentes em oposição à SAR convencional, onde o movimento da plataforma é usado para sintetizar uma abertura realmente grande. Usando a comutação de RF para simular o movimento da plataforma, pode-se capturar dados SAR sequencialmente e aplicar técnicas conhecidas de SAR para obter o desempenho desejado, isto é, resolução angular fina.

O 'problema' nesse caso será o tempo extra necessário para a aquisição de dados SAR em comparação com um formador de feixe digital completo. Outra é que essa técnica pode ser válida para cenários de beamforming-on-recebimento-only.

Contanto que você tenha um cliente que pagará o custo ASIC, ou seja, cerca de US $ 25 milhões no projeto NRE, você poderá obter todos os 20 front ends, ADCs e aritmética digital de formação de feixe em um chip CMOS em qualquer lugar entre DC e 100GHz por menos de US $ 20 custo