Os circuitos AND & OR estão completos P?

O portão AND & OR é um portão que recebe duas entradas e retorna seu AND e seu OR. Os circuitos são feitos apenas a partir da porta AND & OR, sem fanout, capazes de realizar cálculos arbitrários? Mais precisamente, o espaço de log da computação do tempo polinomial é redutível aos circuitos AND & OR?

Minha motivação para esse problema é bastante estranha. Como descrito aqui , esta questão é importante para a computação dentro do jogo de computador Dwarf Fortress .

Se eu não entenda mal o que você quer dizer com E & OR gate, que é basicamente uma porta de comparação que leva dois bits de entrada e y e produz dois bits de saída x ∧ y e x ∨ y . Os dois bits de saída x ∧ y e x ∨ y são basicamente min ( x , y ) e max ( x , y ) .$x$$y$$x\wedge y$$x\vee y$$x\wedge y$$x\vee y$$(x,y)$$(x,y)$

Os circuitos do comparador são construídos compondo esses portões do comparador, mas não permitindo mais fan-outs além das duas saídas produzidas por cada porta . Assim, podemos desenhar circuitos comparadores usando as notações abaixo (da mesma forma que desenhamos redes de classificação).

Podemos definir o problema do valor do circuito comparador (CCV) da seguinte maneira: dado um circuito comparador com entradas booleanas especificadas, determine o valor de saída de um fio designado. Ao considerar o fechamento desse problema de CCV sob reduções de espaço de log, obtemos a classe de complexidade CC , cujos problemas completos incluem problemas naturais como correspondência máxima lex-first, casamento estável e roomate estável.

$^0$$\subseteq$$\subseteq$

(a resposta não é elegível porque se refere a portas AND, OR separadas sem restrição de fan-out)

O seguinte artigo está no tópico: Autômatos celulares por votação majoritária, Ising Dynamics e P-Completeness

Mostramos que em três ou mais dimensões destes sistemas pode simular circuitos booleanas de portas AND e OR, e são, portanto, P-completo . Ou seja, prever o estado dos intervalos de tempo no futuro é pelo menos tão difícil quanto qualquer outro problema que leva tempo polinomial em um computador serial.

(...)

O problema do valor do circuito monótono, onde os portões AND e OR são permitidos, mas NÃO os portões não são, ainda está P completo pelo seguinte motivo: usando as leis de De Morgan (...), podemos mudar as negações de volta pelos portões até que apenas afetam as próprias entradas. Portanto, qualquer problema de valor do circuito pode ser convertido em um problema de valor do circuito monótono com algumas das entradas negadas. Esse tipo de conversão, de uma instância de um problema para uma instância de outro, é chamado de redução.