Ferramentas genéricas gratuitas de síntese da Verilog?

Existem ferramentas de síntese gratuitas ou de código aberto disponíveis que possam converter o Verilog RTL em uma netlist de gate genérica? (composto por genéricos NAND, NOR, XOR, D-flops / registradores, etc. Otimização não é necessária.). Se não for o idioma completo, que tal para um subconjunto "útil" de RTL (além de apenas uma lista de rede de nível de porta Verilog)?

A Yosys faz exatamente o que você deseja e suporta uma grande parte do Verilog-2005. Veja os diretórios * / rtl / em https://github.com/cliffordwolf/yosys-bigsim/ para exemplos que podem ser sintetizados com o Yosys.

Divulgação: Eu sou o autor de Yosys.

Icarus Verilog, ferramenta OSS, muito útil, possui até um simulador. http://iverilog.icarus.com/

É uma ferramenta de simulação e síntese da Verilog. Ele opera como um compilador, compilando o código-fonte escrito em Verilog (IEEE-1364) em algum formato de destino. Para simulação em lote, o compilador pode gerar um formulário intermediário chamado assembly vvp. Para síntese, o compilador gera netlists no formato desejado. O compilador propriamente dito destina-se a analisar e elaborar descrições de projeto escritas no padrão IEEE IEEE Std 1364-2005.

Icarus Verilog é um trabalho em andamento e, como o padrão de linguagem também não está parado, provavelmente sempre será. Isso é como deveria ser. No entanto, farei lançamentos estáveis ​​de tempos em tempos e tentarei não retirar nenhum recurso que apareça nesses lançamentos estáveis.

O principal destino de portabilidade é o Linux, embora funcione bem em muitos sistemas operacionais semelhantes. Várias pessoas contribuíram com binários pré-compilados de liberações estáveis ​​para uma variedade de destinos. Esses lançamentos são transportados por voluntários, portanto, quais binários estão disponíveis depende de quem gasta o tempo para fazer a embalagem. O Icarus Verilog foi portado para That Other Operating System, como uma ferramenta de linha de comando, e existem instaladores para usuários sem compiladores. Você também pode compilá-lo inteiramente com ferramentas gratuitas, embora haja binários pré-compilados de versões estáveis.

Acho que sua necessidade é melhor atendida pelo HDL Analyzer e Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Ele suporta quase toda a construção Verilog 1995-2001. Ele gera saída em termos de portas genéricas no formato Verilog. Além disso, você pode especificar a biblioteca de tecnologia a ser mapeada. Ele tem seu próprio formato de biblioteca.