Perguntas com a marcação «synthesis»

Estou um pouco confuso sobre se devo usar números inteiros em VHDL para sinais e portas de síntese, etc. Eu uso std_logic nas portas de nível superior, mas internamente eu estava usando números inteiros variados em todo o lugar. No entanto, deparei-me com algumas referências a pessoas dizendo que você …

17 vhdl  synthesis 

A explicação de que o equipamento digital leva mais tempo para se propagar? Por exemplo, uma síntese de software é muito lenta em comparação com uma síntese de hardware.

14 analog  software  hardware  synthesis  synthesizer 

Nos cursos de Design Lógico, todos aprendemos que é possível minimizar uma função lógica, por exemplo, usando um mapa de Karnaugh ou o algoritmo Quine – McCluskey . Também aprendemos que os valores "Não me importo" aumentam o potencial de minimização. Por exemplo, pegue um arquivo de registro. Os sinais …

11 vhdl  synthesis  optimization 

Existem ferramentas de síntese gratuitas ou de código aberto disponíveis que possam converter o Verilog RTL em uma netlist de gate genérica? (composto por genéricos NAND, NOR, XOR, D-flops / registradores, etc. Otimização não é necessária.). Se não for o idioma completo, que tal para um subconjunto "útil" de RTL …

10 verilog  synthesis 

Conheço duas maneiras pelas quais uma variável VHDL é sintetizada pela ferramenta de síntese: Variável sintetizada como lógica combinacional Variável sintetizada como uma Trava involuntariamente (quando uma variável não inicializada é atribuída a um sinal ou outra variável) Quais são as outras maneiras pelas quais uma variável VHDL pode ser …

9 vhdl  synthesis  rtl 

Acabei de começar a aprender design de lógica digital com FPGAs e tenho construído muitos projetos. Na maioria das vezes (já que sou meio noob), tenho um design que simula perfeitamente (simulação comportamental), mas não é sintetizado adequadamente. Portanto, minha pergunta é "quais são as etapas de design que posso …

9 digital-logic  fpga  design  xilinx  synthesis