Conheço duas maneiras pelas quais uma variável VHDL é sintetizada pela ferramenta de síntese:
- Variável sintetizada como lógica combinacional
- Variável sintetizada como uma Trava involuntariamente (quando uma variável não inicializada é atribuída a um sinal ou outra variável)
Quais são as outras maneiras pelas quais uma variável VHDL pode ser sintetizada? (Exemplo: pode ser interpretado como um FF?)