Engenharia elétrica verilog

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Bloqueado . Esta pergunta e suas respostas estão bloqueadas porque a questão está fora do tópico, mas tem um significado histórico. No momento, não está aceitando novas respostas ou interações. Faltam duas semanas para concluir meu primeiro curso de design de lógica digital na faculdade e, aparentemente, não haverá um …

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Existe um "Design Patterns" para RTL sintetizável?

Para o software, o livro Design Patterns é um conjunto de padrões para fazer coisas comuns em software e fornece aos profissionais de software uma terminologia comum para descrever alguns dos componentes que eles precisam criar. Existe um livro ou recurso desse tipo para RTL sintetizável ou RTL em geral? …

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Como truncar uma largura de bit de expressão no Verilog?

Considere uma expressão como: assign x = func(A) ^ func(B); onde a saída da função tem 32 bits de largura ex é um fio de 16 bits. Quero atribuir apenas os 16 bits mais baixos do xor resultante. Eu sei que o código acima já faz isso, mas também gera …

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qual é o significado do símbolo de barra vertical "|" na frente de uma variável

Estou analisando algum código verilog e encontrei algo como wire z = |a & b; enquanto a simultaneidade o código se comporta exatamente como wire z = a & b; então eu queria saber qual é o significado do |símbolo (pipe)? Isso tem algum impacto na simulação / síntese?

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Como comparar dois números (redes, variáveis, constantes) no Verilog

Eu sou novo no Verilog e gostaria de aprender como comparar dois números. Por exemplo, vamos comparar um parâmetro ou reg (digamos a) com o número 2 (2'b10). Como isso será escrito em Verilog?

10 verilog

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Usando as duas arestas de um relógio

Estou programando um Altera Cyclone IV usando Verilog e Quartus II. No meu projeto, eu gostaria de usar as duas extremidades de um relógio para poder fazer a divisão do relógio por um fator ímpar, com um ciclo de trabalho de 50%. Aqui está um trecho do meu código: always …

10 fpga verilog intel-fpga

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O que é o desvio do relógio e por que ele pode ser negativo?

Meu compilador HDL (Quartus II) gera relatórios de tempo. Nele, os nós possuem a coluna "clock skew". A única definição de inclinação do relógio que encontrei está na documentação do TimeQuest (na página 7-24): Para especificar manualmente a incerteza do relógio, ou inclinação, para transferências relógio a relógio, use o …

10 fpga verilog clock intel-fpga

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Simuladores VerilogA gratuitos [fechados]

Fechadas. Esta questão está fora de tópico . No momento, não está aceitando respostas. Deseja melhorar esta pergunta? Atualize a pergunta para que ela esteja no tópico do Electrical Engineering Stack Exchange. Fechado há 5 anos . Existem muitos simuladores gratuitos do SPICE e Verilog, como o LTSPICE, o TINA …

10 verilog development-tools simulation

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Ferramentas genéricas gratuitas de síntese da Verilog?

Existem ferramentas de síntese gratuitas ou de código aberto disponíveis que possam converter o Verilog RTL em uma netlist de gate genérica? (composto por genéricos NAND, NOR, XOR, D-flops / registradores, etc. Otimização não é necessária.). Se não for o idioma completo, que tal para um subconjunto "útil" de RTL …

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Diferença entre RTL e Verilog comportamental

Alguém pode me dizer qual é a diferença entre RTL e código comportamental Verilog? Existe alguma demarcação clara entre os desenhos nesses dois níveis?

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PIC12F675 GP4 não funciona

Estou usando um PIC12F675 para um projeto e tudo funciona bem, exceto uma coisa. GP4 não funciona como E / S digital. Eu olhei muito as configurações e o código, mas não consegui encontrar nada. Config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = …

9 pic c embedded programming audio oscillator spark dc-dc-converter boost charge-pump eagle analog battery-charging failure humidity hard-drive power-supply battery-charging charger solar-energy solar-charge-controller pcb eagle arduino voltage power-supply usb charger power-delivery resistors led-strip series usb bootloader transceiver digital-logic integrated-circuit ram transistors led raspberry-pi driver altium usb transceiver piezoelectricity adc psoc arduino analog pwm raspberry-pi converter transformer switch-mode-power-supply power-electronics dc-dc-converter phase-shift analog comparator phototransistor safety grounding current circuit-protection rcd batteries current battery-operated power-consumption power-electronics bridge-rectifier full-bridge ethernet resistance mosfet ltspice mosfet-driver ftdi synchronous fifo microcontroller avr atmega atmega328p verilog error modelsim power-supply solar-cell usb-pd i2c uart

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SystemC vs HDLs

Atualmente, estou envolvido em um projeto universitário para implementar um processador de um conjunto de instruções existente. A idéia é que até o final do projeto eu possa sintetizar esse design e executá-lo em um FPGA. Tudo está indo bem até agora, comecei a implementar o design no Verilog HDL …

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Existe uma maneira de acionar condicionalmente um erro em tempo de compilação no verilog?

Eu tenho um módulo parametrizado no verilog, onde os parâmetros são uma taxa de clock e uma taxa de atualização, que são usados para calcular quantos ciclos de inatividade são inseridos entre instâncias de uma operação repetida. No entanto, é muito fácil definir parâmetros que não podem ser atingidos (porque …

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Como posso gerar um arquivo de imagem de diagrama de blocos esquemático a partir do verilog?

Quero criar um esquema de uma hierarquia específica de módulos verilog mostrando quais blocos estão conectados a quais outros blocos. Muito parecido com a ferramenta Debussy / Verdi nschema de Novas / Springsoft , ou qualquer uma das várias ferramentas de EDA que fornecem um navegador de design gráfico para …

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"Projeto lógico" vs. "Projeto de circuito digital"

Estou ciente de que empresas diferentes têm definições diferentes para os cargos, mas, em geral, "design lógico" é a mesma coisa que "design de circuito digital"?

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