Perguntas com a marcação «verilog»

Verilog é uma linguagem de descrição de hardware (HDL) usada para modelar sistemas eletrônicos. É mais comumente usado no design, verificação e implementação de chips lógicos digitais. Marque também com [fpga], [asic] ou [verificação] conforme aplicável. As respostas para muitas perguntas da Verilog são específicas do alvo.

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Projetos para iniciantes em um FPGA?
Bloqueado . Esta pergunta e suas respostas estão bloqueadas porque a questão está fora do tópico, mas tem um significado histórico. No momento, não está aceitando novas respostas ou interações. Faltam duas semanas para concluir meu primeiro curso de design de lógica digital na faculdade e, aparentemente, não haverá um …
11 fpga  design  vhdl  verilog 

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Existe um "Design Patterns" para RTL sintetizável?
Para o software, o livro Design Patterns é um conjunto de padrões para fazer coisas comuns em software e fornece aos profissionais de software uma terminologia comum para descrever alguns dos componentes que eles precisam criar. Existe um livro ou recurso desse tipo para RTL sintetizável ou RTL em geral? …

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Como truncar uma largura de bit de expressão no Verilog?
Considere uma expressão como: assign x = func(A) ^ func(B); onde a saída da função tem 32 bits de largura ex é um fio de 16 bits. Quero atribuir apenas os 16 bits mais baixos do xor resultante. Eu sei que o código acima já faz isso, mas também gera …
11 verilog 



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Usando as duas arestas de um relógio
Estou programando um Altera Cyclone IV usando Verilog e Quartus II. No meu projeto, eu gostaria de usar as duas extremidades de um relógio para poder fazer a divisão do relógio por um fator ímpar, com um ciclo de trabalho de 50%. Aqui está um trecho do meu código: always …

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O que é o desvio do relógio e por que ele pode ser negativo?
Meu compilador HDL (Quartus II) gera relatórios de tempo. Nele, os nós possuem a coluna "clock skew". A única definição de inclinação do relógio que encontrei está na documentação do TimeQuest (na página 7-24): Para especificar manualmente a incerteza do relógio, ou inclinação, para transferências relógio a relógio, use o …

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Simuladores VerilogA gratuitos [fechados]
Fechadas. Esta questão está fora de tópico . No momento, não está aceitando respostas. Deseja melhorar esta pergunta? Atualize a pergunta para que ela esteja no tópico do Electrical Engineering Stack Exchange. Fechado há 5 anos . Existem muitos simuladores gratuitos do SPICE e Verilog, como o LTSPICE, o TINA …

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Ferramentas genéricas gratuitas de síntese da Verilog?
Existem ferramentas de síntese gratuitas ou de código aberto disponíveis que possam converter o Verilog RTL em uma netlist de gate genérica? (composto por genéricos NAND, NOR, XOR, D-flops / registradores, etc. Otimização não é necessária.). Se não for o idioma completo, que tal para um subconjunto "útil" de RTL …


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SystemC vs HDLs
Atualmente, estou envolvido em um projeto universitário para implementar um processador de um conjunto de instruções existente. A idéia é que até o final do projeto eu possa sintetizar esse design e executá-lo em um FPGA. Tudo está indo bem até agora, comecei a implementar o design no Verilog HDL …
9 verilog  vhdl  design  hdl  systemc 




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