Perguntas com a marcação «vhdl»

A linguagem de descrição de hardware VHDL (VHSIC (circuito integrado de velocidade muito alta)) é uma linguagem de descrição de hardware usada na automação de design eletrônico para descrever e projetar sistemas digitais, como matrizes de portas programáveis ​​em campo e circuitos integrados.

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Projetos para iniciantes em um FPGA?
Bloqueado . Esta pergunta e suas respostas estão bloqueadas porque a questão está fora do tópico, mas tem um significado histórico. No momento, não está aceitando novas respostas ou interações. Faltam duas semanas para concluir meu primeiro curso de design de lógica digital na faculdade e, aparentemente, não haverá um …
11 fpga  design  vhdl  verilog 
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Exemplo de código para filtros FIR / IIR em VHDL?
Estou tentando começar com o DSP na minha placa Spartan-3. Fiz uma placa AC97 com um chip de uma placa-mãe antiga e, até agora, consegui fazer o ADC, multiplicar as amostras por um número <1 (diminuir o volume) e depois o DAC. Agora eu gostaria de fazer algumas coisas básicas …
11 fpga  vhdl  dsp  iir  fir 
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Existe um "Design Patterns" para RTL sintetizável?
Para o software, o livro Design Patterns é um conjunto de padrões para fazer coisas comuns em software e fornece aos profissionais de software uma terminologia comum para descrever alguns dos componentes que eles precisam criar. Existe um livro ou recurso desse tipo para RTL sintetizável ou RTL em geral? …
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FPGA: contagem regressiva ou regressiva?
Estou aprendendo a usar um FPGA (placa de desenvolvimento Papilio, que possui um xilinx spartan3e, usando vhdl). Preciso dividir um pulso recebido por um número (codificado). Eu posso ver três opções - aproximadamente, como pseudocódigo (usando 10 contagens como exemplo): Inicialize para 0, no aumento da borda crescente da entrada …
11 fpga  vhdl  xilinx  papilio 
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VHDL: OR-ing bits de um vetor juntos
Eu quero OU os bits de um vetor juntos. Então, digamos que eu tenha um vetor chamado example(23 downto 0)e que eu queira OU todos os bits em outro vetor, existe alguma maneira de fazer isso que não envolva ir example(0) or example(1) or ...example(23)?
11 vhdl 
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O que é uma "meia trava" em um FPGA?
Em um artigo sobre FPGAs com radiação, deparei-me com esta frase: "Outra preocupação com os dispositivos Virtex são as meias travas. Às vezes, as meias travas são usadas nesses dispositivos para constantes internas, pois isso é mais eficiente do que usar a lógica". Nunca ouvi falar de um dispositivo primitivo …
10 fpga  vhdl  xilinx  radiation 
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VHDL: usando o operador '*' ao implementar multiplicadores no design
Os FPGAs atuais construíram blocos DSP, os FPGAs mais recentes ainda construíram unidades de ponto flutuante compatíveis com IEEE-754. É possível criar uma entidade / módulo DSP usando uma GUI depois de selecionar os parâmetros necessários e instancia-lo no design. Quando precisamos fazer esse microgerenciamento em um projeto de instalação …
10 fpga  vhdl  dsp 
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Pipeline MD5 VHDL
Estou tentando implementar um pipeline MD5 de três estágios, de acordo com este link . Em particular, os algoritmos na página 31. Há também outro documento que descreve o encaminhamento de dados. Isso é feito em um FPGA (Terasic DE2-115). Não há esquemas neste projeto, apenas código VHDL. library ieee; …
10 fpga  vhdl 
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Pressionando as mesmas linhas principais ao mesmo tempo
Estou projetando um teclado em VHDL. Tudo funciona bem quando apenas uma tecla é pressionada. Estou digitalizando cada coluna para pressionar uma tecla em uma máquina de estado e quando nenhuma tecla é pressionada, que é a condição que pin4pin6pin7pin2 = "0000"eu alterno para o próximo estado para digitalizar a …
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VHDL: módulo de recepção falha aleatoriamente ao contar bits
fundo Este é um projeto pessoal; No que diz respeito à conexão de um FPGA a um N64, os valores de bytes recebidos pelo FPGA são enviados pelo UART ao meu computador. Na verdade, funciona muito bem! Infelizmente, em momentos aleatórios, o dispositivo falhará e depois se recuperará. Através da …
9 fpga  vhdl  protocol 
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