Perguntas com a marcação «vhdl»

A linguagem de descrição de hardware VHDL (VHSIC (circuito integrado de velocidade muito alta)) é uma linguagem de descrição de hardware usada na automação de design eletrônico para descrever e projetar sistemas digitais, como matrizes de portas programáveis ​​em campo e circuitos integrados.

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Como uma variável VHDL é sintetizada por ferramentas de síntese
Conheço duas maneiras pelas quais uma variável VHDL é sintetizada pela ferramenta de síntese: Variável sintetizada como lógica combinacional Variável sintetizada como uma Trava involuntariamente (quando uma variável não inicializada é atribuída a um sinal ou outra variável) Quais são as outras maneiras pelas quais uma variável VHDL pode ser …
9 vhdl  synthesis  rtl 
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Quando usar STD_LOGIC sobre BIT em VHDL
Qual é a diferença entre usar: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; e ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Quais são as limitações do uso do BIT sobre STD_LOGIC e vice-versa? Eles são completamente capazes de intercambiar? Entendo …
9 vhdl 
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Simulando uma bancada de testes simples com um núcleo de ROM sintetizado
Sou completamente novo no mundo dos FPGA e pensei em começar com um projeto muito simples: um decodificador de 4 bits e 7 segmentos. A primeira versão que escrevi puramente em VHDL (é basicamente uma única combinatória select, sem necessidade de relógios) e parece funcionar, mas eu também gostaria de …
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Como evitar travas durante a síntese
Quero projetar um bloco de lógica combinatória usando VHDL, mas, ocasionalmente, o resultado sintetizado contém uma trava não intencional. Quais diretrizes de codificação eu preciso seguir para evitar que o sintetizador deduza travas? Exemplo: no pequeno segmento de código, devo usar instruções if-else?
9 vhdl 
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SystemC vs HDLs
Atualmente, estou envolvido em um projeto universitário para implementar um processador de um conjunto de instruções existente. A idéia é que até o final do projeto eu possa sintetizar esse design e executá-lo em um FPGA. Tudo está indo bem até agora, comecei a implementar o design no Verilog HDL …
9 verilog  vhdl  design  hdl  systemc 
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Buffer FPGA VGA. Como ler e escrever?
Eu tenho uma placa Altera DE2 e tentando desenhar sprites. Estou com problemas para implementar um buffer de tela. Eu tenho uma entidade de exibição que a uma taxa de 25 MHZ gera pixels para exibição vga. Eu esperava implementar um buffer no SDRAM. A idéia original era carregar pixels …
8 fpga  vhdl  vga  buffer 
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